JPH04130951A - 複数プロセッサシステムのデータ転送制御方式 - Google Patents
複数プロセッサシステムのデータ転送制御方式Info
- Publication number
- JPH04130951A JPH04130951A JP25263390A JP25263390A JPH04130951A JP H04130951 A JPH04130951 A JP H04130951A JP 25263390 A JP25263390 A JP 25263390A JP 25263390 A JP25263390 A JP 25263390A JP H04130951 A JPH04130951 A JP H04130951A
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- Japan
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- processor
- sub
- host processor
- package
- subprocessors
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- Pending
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- 238000000034 method Methods 0.000 claims abstract description 12
- 238000004891 communication Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一装置内に多数のプロセッサを有する複数プ
ロセッサシステムに関し、特に１個のホストプロセッサ
から多数のサブプロセッサへデータ転送を行う場合のデ
ータ転送制御方式に関する。
ロセッサシステムに関し、特に１個のホストプロセッサ
から多数のサブプロセッサへデータ転送を行う場合のデ
ータ転送制御方式に関する。
従来この種の複数プロセッサシステムにおけるデータ転
送制御方式では、各サブプロセッサはホストプロセッサ
の■／○に配置される。そして、個々のサブプロセッサ
とホストプロセッサの間の独立した通信を保証するため
に、各サブプロセッサ毎に個有のアドレスが割り付けら
れる。従ってホストプロセッサと個々のサブプロセッサ
との個別の通信は、それぞれ対応するＩ１０アドレスに
対してデータの送受信を行うことにより可能となる。
送制御方式では、各サブプロセッサはホストプロセッサ
の■／○に配置される。そして、個々のサブプロセッサ
とホストプロセッサの間の独立した通信を保証するため
に、各サブプロセッサ毎に個有のアドレスが割り付けら
れる。従ってホストプロセッサと個々のサブプロセッサ
との個別の通信は、それぞれ対応するＩ１０アドレスに
対してデータの送受信を行うことにより可能となる。
上述した従来の複数プロセッサシステムのデータ転送制
御方式では、装置の電源立上げ時、あるいはサブプロセ
ッサ群の初期化時など、ホストプロセッサが全てのサブ
プロセッサに同一内容のデータの送信を行わなければな
らないときには、各サブプロセッサのＩ１０アドレスが
それぞれ独立しているため、ホストプロセッサは同一デ
ータをサブプロセッサ数だけ送信する必要がある。ｎ（
ｎは正の整数）個のサブプロセッサを有する装置におい
ては、１個のサブプロセッサに対するデータ転送処理時
間に比べｎ倍の処理時間が必要となり、数多くのサブプ
ロセッサを有する装置においてはこの処理時間は無視で
きない長さとなる欠点があった。
御方式では、装置の電源立上げ時、あるいはサブプロセ
ッサ群の初期化時など、ホストプロセッサが全てのサブ
プロセッサに同一内容のデータの送信を行わなければな
らないときには、各サブプロセッサのＩ１０アドレスが
それぞれ独立しているため、ホストプロセッサは同一デ
ータをサブプロセッサ数だけ送信する必要がある。ｎ（
ｎは正の整数）個のサブプロセッサを有する装置におい
ては、１個のサブプロセッサに対するデータ転送処理時
間に比べｎ倍の処理時間が必要となり、数多くのサブプ
ロセッサを有する装置においてはこの処理時間は無視で
きない長さとなる欠点があった。
本発明の複数プロセッサシステムのデータ転送制御方式
は、１個のホストプロセッサを含むホストプロセッサパ
ッケージと複数個のサブプロセッサを含む複数のサブプ
ロセッサパッケージとを有する複数プロセッサシステム
のデータ転送制御方式において、前記ホストプロセッサ
からの制御により前記サブプロセッサパッケージの１ま
たは複数を選択するサブプロセッサパッケージ選択手段
と、前記ホストプロセッサからの制御および前記サブプ
ロセッサパッケージ選択手段がらの選択信号により前記
選択されたサブプロセッサパッケージ内の前記サブプロ
セッサの１または複数個を選択するサブプロセッサ選択
手段と、前記選択されたサブプロセッサを前記ホストプ
ロセッサと通信できる状態に制御する通信制御手段とを
有する。
は、１個のホストプロセッサを含むホストプロセッサパ
ッケージと複数個のサブプロセッサを含む複数のサブプ
ロセッサパッケージとを有する複数プロセッサシステム
のデータ転送制御方式において、前記ホストプロセッサ
からの制御により前記サブプロセッサパッケージの１ま
たは複数を選択するサブプロセッサパッケージ選択手段
と、前記ホストプロセッサからの制御および前記サブプ
ロセッサパッケージ選択手段がらの選択信号により前記
選択されたサブプロセッサパッケージ内の前記サブプロ
セッサの１または複数個を選択するサブプロセッサ選択
手段と、前記選択されたサブプロセッサを前記ホストプ
ロセッサと通信できる状態に制御する通信制御手段とを
有する。
そして、各サブプロセッサをホストプロセッサと通信を
行う受信状態にしたい場合には、ホストプロセッサから
特定コードの識別コードを出力することにより、複数の
サブプロセッサを同時にデータ受信状態に制御すること
ができる。
行う受信状態にしたい場合には、ホストプロセッサから
特定コードの識別コードを出力することにより、複数の
サブプロセッサを同時にデータ受信状態に制御すること
ができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。この複
数プロセッサシステムにおいては、ホストプロセッサパ
ッケージ１．ｎ台のサブプロセッサパッケージ２，３．
４がバスラによって互いに接続されている。サブプロセ
ッサパッケージ４はｎ台目のサブプロセッサパッケージ
である。ホストプロセッサパッケージ１には、ホストプ
ロセッサ１１と、バスラに接続されたパッケージセレク
タ６が含まれる。各々のサブプロセッサパッケージ（２
，３，４）は、プロセッサセレクタ（７゜８．９）と複
数のサブプロセッサ（２１〜２３゜３１〜３３．ｎｌ−
ｎ３）とを含んでいる。パッケージセレクタ６は、複数
のサブプロセッサパッケージ２，３．４内のプロセッサ
セレクタ７．８゜９を制御する。また、パッケージセレ
クタ１と各プロセッサセレクタ７．８．９は、ホストプ
ロセッサ１１のｌ１０（図示せず）の同一アドレスに割
り付けである。従って、ホストプロセッサ１１からの一
回のアクセスにより、パッケージセレクタ１とプロセッ
サセレクタ７．８．９を同時に制御することが可能であ
る。
数プロセッサシステムにおいては、ホストプロセッサパ
ッケージ１．ｎ台のサブプロセッサパッケージ２，３．
４がバスラによって互いに接続されている。サブプロセ
ッサパッケージ４はｎ台目のサブプロセッサパッケージ
である。ホストプロセッサパッケージ１には、ホストプ
ロセッサ１１と、バスラに接続されたパッケージセレク
タ６が含まれる。各々のサブプロセッサパッケージ（２
，３，４）は、プロセッサセレクタ（７゜８．９）と複
数のサブプロセッサ（２１〜２３゜３１〜３３．ｎｌ−
ｎ３）とを含んでいる。パッケージセレクタ６は、複数
のサブプロセッサパッケージ２，３．４内のプロセッサ
セレクタ７．８゜９を制御する。また、パッケージセレ
クタ１と各プロセッサセレクタ７．８．９は、ホストプ
ロセッサ１１のｌ１０（図示せず）の同一アドレスに割
り付けである。従って、ホストプロセッサ１１からの一
回のアクセスにより、パッケージセレクタ１とプロセッ
サセレクタ７．８．９を同時に制御することが可能であ
る。
以下にこの複数プロセッサシステムにおけるデ−タ転送
制御方式を説明する。
制御方式を説明する。
ホストプロセッサ１からいずれのサブプロセッサへ個別
にデータ転送を行う場合には、ホストプロセッサ１１は
、転送対象となるサブプロセッサおよびそれを実装して
いるサブプロセッサパッケージの識別コードを、パッケ
ージセレクタ６およびプロセッサセレクタ７．８．９が
割り付けられている■／○アドレスに書き込む。プロセ
ッサセレクタ７．８．９には同じ内容の識別コードが書
き込まれるが、同時にパッケージセレクタ６に書き込ま
れる識別コードとの一種のＡＮＤゲートをとることによ
り、転送対象となるサブプロセッサを実装したサブプロ
セッサパッケージ内のプロセッサセレクタだけが選択さ
れ、有効となる。そして、プロセッサセレクタから転送
対象のサブプロセッサの制御部（図示せず）へ選択信号
を与え、対象のサブプロセッサを受信状態に制御する。
にデータ転送を行う場合には、ホストプロセッサ１１は
、転送対象となるサブプロセッサおよびそれを実装して
いるサブプロセッサパッケージの識別コードを、パッケ
ージセレクタ６およびプロセッサセレクタ７．８．９が
割り付けられている■／○アドレスに書き込む。プロセ
ッサセレクタ７．８．９には同じ内容の識別コードが書
き込まれるが、同時にパッケージセレクタ６に書き込ま
れる識別コードとの一種のＡＮＤゲートをとることによ
り、転送対象となるサブプロセッサを実装したサブプロ
セッサパッケージ内のプロセッサセレクタだけが選択さ
れ、有効となる。そして、プロセッサセレクタから転送
対象のサブプロセッサの制御部（図示せず）へ選択信号
を与え、対象のサブプロセッサを受信状態に制御する。
その後、ホストプロセッサ１１がバスラを通してデータ
を送信する。
を送信する。
ホストプロセッサ１１がら全サブプロセッサ対象括して
データを転送する場合には、識別コードに全てのサブプ
ロセッサとパッケージを特徴とする特定コードを定め、
ホストプロセッサ１１はこれをＩ１０アドレスに書き込
む。パッケージセレクタ６がこの識別コードを受けたな
らば、全てのプロセッサセレクタを有効とするように制
御する。有効となった全てのプロセッサセレクタ（の制
御部）は、同時に受けた全サブプロセッサ対象の識別コ
ードにより全てのサブプロセッサを受信状態に制御する
。その後ホストプロセッサ１１がバスラを通じてデータ
を送信することで、個別転送と同様の手順て全サブプロ
セッサ対象括してデータの転送を可能とする。
データを転送する場合には、識別コードに全てのサブプ
ロセッサとパッケージを特徴とする特定コードを定め、
ホストプロセッサ１１はこれをＩ１０アドレスに書き込
む。パッケージセレクタ６がこの識別コードを受けたな
らば、全てのプロセッサセレクタを有効とするように制
御する。有効となった全てのプロセッサセレクタ（の制
御部）は、同時に受けた全サブプロセッサ対象の識別コ
ードにより全てのサブプロセッサを受信状態に制御する
。その後ホストプロセッサ１１がバスラを通じてデータ
を送信することで、個別転送と同様の手順て全サブプロ
セッサ対象括してデータの転送を可能とする。
同様に識別コードを選定することにより、任意のサブプ
ロセッサを選択し、データ転送を行うことも可能である
。
ロセッサを選択し、データ転送を行うことも可能である
。
以上説明したように本発明は、１個のホストプロセッサ
から複数のサブプロセッサへデータ転送を行う複数マイ
クロプロセッサシステムにおいて、各サブプロセッサの
制御部が、ホストプロセッサから特定コードの識別コー
ドを受けた場合、全であるいは任意のサブプロセッサを
受信状態に制御する機能を有しているため、データ転送
処理の高速化ができる効果がある。
から複数のサブプロセッサへデータ転送を行う複数マイ
クロプロセッサシステムにおいて、各サブプロセッサの
制御部が、ホストプロセッサから特定コードの識別コー
ドを受けた場合、全であるいは任意のサブプロセッサを
受信状態に制御する機能を有しているため、データ転送
処理の高速化ができる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・ホストプロセッサパッケージ、２〜４・・・サ
ブプロセッサパッケージ、５・・・バス、６・・・パッ
ケージセレクタ、７〜９・・・プロセッサセレクタ、１
１・・・ホストプロセッサ、２１〜２３．３１〜３３、
ｎｌ−ｎ３・・・サブプロセッサ。
ブプロセッサパッケージ、５・・・バス、６・・・パッ
ケージセレクタ、７〜９・・・プロセッサセレクタ、１
１・・・ホストプロセッサ、２１〜２３．３１〜３３、
ｎｌ−ｎ３・・・サブプロセッサ。
Claims (1)
- 【特許請求の範囲】 １、１個のホストプロセッサを含むホストプロセッサパ
ッケージと複数個のサブプロセッサを含む複数のサブプ
ロセッサパッケージとを有する複数プロセッサシステム
のデータ転送制御方式において、前記ホストプロセッサ
からの制御により前記サブプロセッサパッケージの１ま
たは複数を選択するサブプロセッサパッケージ選択手段
と、前記ホストプロセッサからの制御および前記サブプ
ロセッサパッケージ選択手段からの選択信号により前記
選択されたサブプロセッサパッケージ内の前記サブプロ
セッサの１または複数個を選択するサブプロセッサ選択
手段と、前記選択されたサブプロセッサを前記ホストプ
ロセッサと通信できる状態に制御する通信制御手段とを
有することを特徴とする複数プロセッサシステムのデー
タ転送制御方式。 ２、ホストプロセッサパッケージと複数のサブプロセッ
サパッケージとを含む複数プロセッサシステムのデータ
転送制御方式において、前記ホストプロセッサパッケー
ジに含まれるホストプロセッサと、前記ホストプロセッ
サパッケージに含まれ前記ホストプロセッサから入力さ
れる特定コードの識別コードにより前記サブプロセッサ
パッケージの１または複数を選択するパッケージセレク
タと、前記サブプロセッサパッケージに含まれる複数個
のサブプロセッサと、前記サブプロセッサパッケージに
含まれ前記ホストプロセッサから入力される前記識別コ
ードとパッケージセレクタの出力する選択信号とにより
前記サブプロセッサの１または複数個を選択し選択され
たサブプロセッサを前記ホストプロセッサと通信できる
状態に制御するプロセッサセレクタとを含むことを特徴
とする複数プロセッサシステムのデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25263390A JPH04130951A (ja) | 1990-09-21 | 1990-09-21 | 複数プロセッサシステムのデータ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25263390A JPH04130951A (ja) | 1990-09-21 | 1990-09-21 | 複数プロセッサシステムのデータ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130951A true JPH04130951A (ja) | 1992-05-01 |
Family
ID=17240071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25263390A Pending JPH04130951A (ja) | 1990-09-21 | 1990-09-21 | 複数プロセッサシステムのデータ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130951A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280956A (ja) * | 1986-05-30 | 1987-12-05 | Hitachi Ltd | 配列デ−タ転送方法 |
| JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
| JPH02188886A (ja) * | 1989-01-17 | 1990-07-24 | Anritsu Corp | 並列計算機システム及びその制御方法 |
-
1990
- 1990-09-21 JP JP25263390A patent/JPH04130951A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280956A (ja) * | 1986-05-30 | 1987-12-05 | Hitachi Ltd | 配列デ−タ転送方法 |
| JPH01159756A (ja) * | 1987-12-16 | 1989-06-22 | Nec Corp | 演算装置 |
| JPH02188886A (ja) * | 1989-01-17 | 1990-07-24 | Anritsu Corp | 並列計算機システム及びその制御方法 |
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