JPS61249153A

JPS61249153A - デ−タ処理装置

Info

Publication number: JPS61249153A
Application number: JP9016985A
Authority: JP
Inventors: Takeshi Ooya; 大矢　剛
Original assignee: Yokogawa Medical Systems Ltd
Current assignee: GE Healthcare Japan Corp
Priority date: 1985-04-26
Filing date: 1985-04-26
Publication date: 1986-11-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は２つのメモリ間でのデータ転送を行うためのデ
ータ処理装置に関し、特にデータ転送効率の改善に関す
る。

（従来の技術）２つのメモリ間でデータを転送する場合、従来は高速化
と処理の分散のためにＤＭＡ　（ＤｉｒｅｃｔＭｅｍｏ
ｒｙ　Ａｃｃｅｓｓ　）　コントローラ等を用いてＤＭ
Ａ方式でメモリ・メモリ間の転送を行う方式が採られて
いる。

（発明が解決しようとする問題点）しかしながら、ＤＭＡ方式でメモリ・メモリ間でデータ
転送を行っている間は中央処理装置（ＣＰＵ）がメモリ
をアクセスできずメモリを使用できないタイミングが生
ずるという問題があった。

本発明はこのような点に鑑みてなされたもので、その目
的は２つのメモリ間での転送時間を無くし高速化を図る
ことのできるデータ処理装置を提供することにある。

（問題点を解決するための手段）このような問題点を解決する本発明は、アドレス−ソー
スからみてアドレス・マッピングの重畳が可能な複数の
メモリと、メモリの書込みと読出しを制限するＩＲ能と
、アドレス切替え機能と、データバス切替え機能と、メ
モリの使用権制御機能とを有し前記各メモリを個別に制
御するメモリマネジメントとを具備し、一つのメモリに
アクセスしているとき前記複数のメモリに同時に書込み
を行いメモリ・メモリ間のデータ転居の時間を必要とす
ることなくメモリ・メモリ間にデータを移すことができ
るようにしたことを特徴とするものである。

（実施例）以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明に係るデータ処理装置の一実施例を示す
構成図である。この実施例では、局所ユニットが２つあ
り、且つ局所メモリがそれぞれ局所処理ユニットを持っ
た分散並列処理装置の場合である。図において、１０は
主ユニット、２０及び３０は同一構成の局所ユニット、
Ａはアドレスバス、Ｄはデータバス、Ｃはコントロール
バスである。

主ユニット１０は、主処理ユニット１１とメモリマネジ
メント１２と主メモリ１３とから構成されている。主処
理ユニット１１と、メモリマネジメント１２及び主メモ
リ１３１ｉｆｌはバスＡ、Ｄ、Ｃを介し讐アドレス、デ
ータ、コントロール信号の、授受が可能となっている。

□局所ユニット２０は、メモリマネジメント２２゜局所
メモリ２３９局所処理ユニット２４から構成されている
。主処理ユニット１１とは、同様にバスＡ、Ｄ、Ｂを介
してアドレス、データ、コントロール信号の授受が可能
となっている。又、局所処理ユニット２４はメモリマネ
ジメント２２に対し、アドレス、データ、コントロール
信号の授受が可能となっている。局所ユニット３０もこ
れと同様に構成されている。

メモリマネジメント２２．３２は、各メモリを制御する
ものであり、そこに要求される機能は最低限状の４つで
ある。

（１）メモリの書込み、読出しの制限機能：メモリに対
する読出し又は書込み（Ｒｅａｄ／Ｗｒｉｔｅ：以下Ｒ
／Ｗと略す）のマスク（ＭＡＳＫ）を制御する機能。

（２）アドレス切替え機能：メモリに供給するアドレスを切替える機能。

（３）データバス切替え機能：メモリに繋がるデータバスを切替える機能。

（４）メモリの使用権制御機能：メモリを使用するのが主ユニツト側なのか局所側なのか
を識別して、上記３つの機能を制御する機能。

このような４つの機能を有するメモリマネジメントは第
２図に示す構成となっている。即ち、２０１はＲ／Ｗマ
スク制御回路、２０２はアドレス切替え回路、２０３は
データバス切替え回路、２０４はメモリ使用権制御回路
である。

メモリ使用権制御回路２０４は、主処理ユニット１１か
らアクセスする制御レジスタと、局所処理ユニット２４
から°アクセスする制御レジスタの２種類に分類できる
。

先ず、主処理ユニット１１からアクセスする制御レジス
タとしては、 ■Ｒ／Ｗ制限レジスタ（主処理ユニットからのアクセス
に対するマスク制御） ■ステータス・レジスタ（メモリが局所処理ユニットに
使用されているとき“１１”にセラされる）■メモリ使
用権レジスタ（主処理ユニ−ットがメモリを使″用する
ときに′１″をセットする）がある。゛又、局所処理ユニットからアクセスする制御レジスタと
しては、 ■ステータス・レジスタ（メモリが主処理ユニットに使
用されているとき１”にセットされる）■メモリ使用権
レジスタ（局所処理ユニットがメモリを使用するときに
“１″をセットする）がある。

以上メモリマネジメント２２のメモリ使用権制御回路に
は５個のレジスタが有り、これらの内容により、メモリ
マネジメントが制御される。尚、メモリマネジメント３
２についても全く同様である。

主ユニット１０のメモリマネジメント１２はもつと簡略
化されており、第３図に示すようになっている。即ち、
データバスバッファ１０１とメモリ使用権制御回路１０
２より構成されている。そして、メモリ使用権制御回路
１０２は、制御レジスタがあり、このレジスタの内容に
よってメモリマネジメント１２の各要素が制御される。

又、メモリ使用権制御回路１０２にはＲ／Ｗ制限を決め
るレジスタが１個ある。

このような構成における動作を次に説明する。

各メモリマネジメント１２．２２．３２には主処理ユニ
ット１１から見てデバイス番号が割付けられており、こ
れをそれぞれＭＯ，Ｍｌ、Ｍ２とする。

（１）主メモリ１３のデータを局所メモリ２３に移す（
実際には“移す”動作は行わず、同時に２つのメモリに
１込む）場合主メモリ１３にデータを書込゛む前にＭｌを次の手順で
セットする。

（イ）ステータスを調べ局所メモリ２３が局所処理ユニ
ット２４に使われていないことを確認する。

（ロ）Ｒ／Ｗ制限青Ｗ　（Ｗｒｉｔｅ）　ニセットする
。

（ハ）メモリ使用権レジスタに“１″をセットする。

以上の設定をすることによって、局所メモリ２３が自込
み専用で主メモリ１３とマツピングが重なり、データの
コピーができる状態となる。　　　・ここで主メモリ１３にデータを書込むと、局所メモリ２
３にも同様に１込まれる。一連のデータの書込みが完了
した後に、（ニ）メモリ使用権レジスタを“０″にリセットする。

これにより局所メモリ２３が主処理ユニット１１から切
り離される。

主メモリ１３のデータを局所メモリ３３に移す場合も上
述と同様な動作により実行される。　− （２）主処理ユニット１１が局所メモリ３３のデータを
使って演算を実行し、その結果を主メモリ１３に移す場
合局所メモリ３３のデータを読出すためにＭ２を次の手順
でセットする。

（イ）ステータスを調べ局所メモリが局所処理ユニット
３４に使用されていないこと、　　を確認する。

（ロ）Ｒ／Ｗ、１ｂｌｊ限をＲ（Ｒｅａｄ）にセットす
る。　　。

（ハ）メモリ使用権レジスタに“１”をセットする。

次に主処理ユニット１１が演算した結果を主メモリ１３
に移すためにはＭに対して以下の設定を行う。　　、（ニ）Ｒ／Ｗ制限をＷにセットする。これにより局所メ
モリ３３が読出し専用で主メモリ１３が書込み専用の状
態となりマツピングが重なる。この状態で主メモリ１３
を読出しにすると局所メモリ３３からデータが取り出せ
、主処理ユニット１１が演算した結、果を書込む”と、
主メモリ１３に結果が格納される。

以上のような一連の演算が完了した後（ホ）Ｍ２のメモリ使用権レジスタを“Ｏ”にリセット
する。この操作により局所メモリ３３は主処理ユニット
１１から切り離される。

（へ）ＭＯのＲ／Ｗ制限をリセットする。これにより主
メモリ１３のＲ／Ｗが復帰する。

以上のように主メモリのアドレス・マッピングを局所メ
モリに重畳させ、更にＲ／Ｗ制限を使って局所メモリを
主メモリに代替させることにより、従来のようなデータ
転送時間をなくすことができる。

尚、本発明は上記実施例構成に限定されるものではなく
、次のような構成とすることもできる。

即ち、重畳できるアドレスを持つのは主処理ユニットだ
けに限らず、各局所処理ユニットからも重畳できるよう
にすることも可能である。又、第４図に示すようにメモ
リをそれぞれ２つに分けて、アドレスの重畳できるメモ
リ０１〜Ｏｎと、アドレスの重畳できないメモリＰ１〜
ｐｎを用意し、データ転送のない効率的な分散システム
も可能である。

又、第１図の実施例ではメモリの使用制御をメモリ使用
権レジスタにフラグを立てることによって制御している
が、これ以上にダイナミックな制御が可能である。即ち
、メモリアクセスの要求があった側にメモリが接続され
る制御である。但し、アクセスが重なった場合は優先順
位に従い優先度の高い方から処理される。

更に、アドレスを重畳する場合であっても、バイアスレ
ジスタを設けて、局所メモリの実効アドレスを主処理ユ
ニットアドレスとは異なる局所メモリアドレスにするこ
とも可能である。又、バイアスレジスタの値によってメ
モリ使用権レジスタの代替をさせることも可能である。

なぜならば、バイアス値が局所メモリアドレス空間を越
えていれば、その局所メモリをアクセスしたことになら
ないからである。

更に上記方式と前述したメモリ使用制御をダイナミック
に行う方式とを組合せることも可能で、この場合には処
理能力の向上が期待できる。

（発明の効果）以上述べたように、本発明によれば、メモリマネジメン
トにより、１つのアドレスマツピングを複数のメモリに
ｍｕさせることにより、メモリ・メモリ間のデータ転送
時間がなくなり、処理効率を改善することができ、更に
、ＤＭＡ機能が不要となるので、その分だけハードウェ
アが少なくて済む。又、アドレス容量以上のメモリが使
用でき、分散処理の効率が向上する。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の一実施例を示す
構成図、第２図は局所ユニットのメモリマネジメントの
実施例を示す図、第３＠は主ユニットのメモリマネジメ
ントの実施例を示す図、第４図は本発明の他の実施例を
示す図である。１０・・・主ユニット　　　１１・・・主処理ユニット
１２．２２．３２・・・メモリマネジメント１３・・・
主メモリ２０．３０・・・局所ユニット２３．３３・・・局所メモリ２４．３４・・・局所処理ユニット１０１・・・データバスバッファ１０２．２０４・・・メモリ使用権制御回路２０１・・
・Ｒ／Ｗマスク制御回路２０２・・・アドレス切替え回路２０３・・・データバス切替え回路特許出願人　　横河メディカルシステム株式会社第２図 ′Ｘ１１第３図

Claims

【特許請求の範囲】

アドレス・マッピングの重畳が可能な複数のメモリと、
メモリの書込みと読出しを制限する機能と、アドレス切
替え機能と、データバス切替え機能と、メモリの使用権
制御機能とを有し前記各メモリを個別に制御するメモリ
マネジメントとを具備し、一つのメモリにアクセスして
いるとき前記複数のメモリに同時に書込みを行いメモリ
・メモリ間のデータ転送の時間を必要とすることなくメ
モリ・メモリ間にデータを移すことができるようにした
ことを特徴とするデータ処理装置。