JPH02216573A - ２重化メモリ構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムにおける２重化メモ
リ構成方法に関する。

（従来の技術〕 従来の２重化メモリ構成方法は、「マルチ・プロセッサ
と並列処理Ｊ　（村岡洋−訳（昭和５１年９月５日）近
代科学社発行）の第５１頁に記載のように、両メモリの
内容が同一になるように２重化されていた。

Ｃ発明が解決しようとする課題〕 上記従来技術は２重化されたメモリを持つ２台のプロセ
ッサのうち実効的な処理をしているプロセッサが１台で
あるため、プロセッサが２台あるにもかかわらず１台分
の処理能力しか持たないという問題があった。

本発明の目的はマルチプロセッサをすべて独立に動作さ
せながらも、それぞれのプロセッサが持つメモリ内容を
２重化することにより、プロセッサ資源を有効に活用し
、かつ信頼性の向上を可能とした２重化メモリ構成方法
を提供することにある。

本発明の他の目的は自系メモリ情報の処理と他系メモリ
情報の処理を容易に切り替えすることのできる２重化メ
モリ構成方法を提供することにある。

本発明の他の目的はメモリを２重化するために。

プロセッサが持つメモリ空間を半減させることなくすべ
ての空間を自系処理用に持ち、他系メモリの写しを拡張
メモリ空間に持、たせることのできる２重化メモリ構成
方法を提供することにある。

本発明の他の目的はメモリ交又回路が他系メモリ情報を
自系メモリに書き込む際に、自系プロセッサが自系処理
用メモリにアクセスする動作を妨げることなく、自系処
理の性能を低下させない２重化メモリ構成方法を提供す
ることにある。

〔課題を解決するための手段〕

上記目的は、プロセッサが持つメモリ空間をメモリ空間
０とメモリ空間１に分割し、メモリ空間０を自系プロセ
ッサが通常処理に使用する空間に割り付け、メモリ空間
１を他系プロセッサのメモリ空間０の写しを持つ空間に
割り付け、メモリ交又回路が自系プロセッサがメモリ空
間Ｏに書き込んだ情報を他系プロセッサの任意の１つの
メモリ交又回路に転送し、他系プロセッサのメモリ交又
回路が受は取ったデータを該他系プロセッサのメモリ空
間ｌに書き込むようにした２重化メモリ構成方法により
達成される。

上記他の目的は、上記メモリ空間Ｏとメモリ空間１をプ
ロセッサが持つメモリアドレスの任意の１ｂｉｔを使っ
て分割するようにした２重化メモリ構成方法により達成
される。

上記他の目的は、上記メモリ空間０とメモリ空間１をプ
ロセッサが持つメモリアドレスとは独立した１ｂｉｔの
情報を使って分割することによりメモリ空間を２倍にす
るようにしたｚｉｔ化メセメモリ構成方法り達成される
。

上記他の目的は、上記メモリ空間Ｏに対応したメモリ回
路０とメモリ空間１に対応したメモリ回路１を独立に構
成し、プロセッサがメモリ回路Ｏにアクセスする動作と
メモリ交又回路がメモリ回路１にアクセスする動作とを
独立に実行させる機能を持たせて動作させるようにした
２重化メモリ構成方法により達成される。

〔作　用〕

上記２重化メモリ構成方法では、メモリ交又回路は自系
プロセッサがメモリ空間Ｏに書き込む動作を常時監視し
、同空間への書込みが検出されたら、同空間への書込み
動作と並行して、同空間のメモリアドレスも変換してメ
モリ空間１のアドレスを作成し、このアドレスおよび書
込みデータを他系プロセッサに転送し、他系プロセッサ
のメモリ交又回路は送られてきたメモリ空間１のアドレ
スに対応したメモリに、送られてきたデータを書き込む
ようにし、また、他系から自系へのデータ転送も同様に
行なうようにして、なお上記メモリアドレスの交換を他
系プロセッサに転送した後に行なってもよく、上記によ
って自系プロセッサのメモリ空間１には常時に他系のメ
モリ空間０の写しが存在することになるので、複数プロ
セッサが互いに独立な処理を行ないながらもメモリの２
重化が実現され１通常時にはプロセッサ台数分の処理能
力を実現することができ、さらに他系プロセッサに障害
が発生して他系プロセッサが停止した時には、自系プロ
セッサに他系プロセッサのメモリ情報が保存されるため
、障害の原因究明や他系プロセッサ処理の継続が可能と
なって信頼性が向上できる。

また上記２重化メモリ構成方法では、メモリアドレスの
任意の１ｂｉｔたとえばメモリアドレスの最上位ｂｉｔ
をもってメモリ空間Ｏとメモリ空間１の識別情報とする
ことにより、メモリ空間Ｏとメモリ空間１が全メモリ空
間の下位１／２と上位１／２に割り付けられ、その切替
えがメモリアドレスの最上位ｂｉｔを反転することによ
り容易に実現でき、メモリアドレス上の他のｂｉｔでも
同様である。

また上記２重化メモリ構成方法では、メモリアドレスと
は独立した１ｂｉｔの情報を例えばプロセッサの制御レ
ジスタ上または制御空間上に持ち。

このｂｉｔをもってメモリ空間Ｏとメモリ空間１の識別
情報とすることによりメモリ空間を２倍に拡張できるの
で、自系処理できるメモリ空間Ｏを全メモリ空間に対し
て半減させる必要がなく、なおメモリアドレスとは独立
したＬｂｉｔの情報の反転制御をプロセッサが持つ制御
レジスタ操作命令または制御臭間抛作命令で行えるよう
にできる。

また上記２重化メモリ構成方法では、プロセッサがメモ
リ回路０にアクセスする動作と、メモリ交又回路がメモ
リ回路１にアクセスする動作とを独立に実行させるので
、メモリ交又回路のメモリ回路ｌへのアクセス動作がプ
ロセッサのメモリ回路０へのアクセス動作を妨げないた
め、プロセッサのメモリ回路０へのアクセス時間を引き
延ばすことがなくてプロセッサの性能を低下させること
がない。

〔実施例〕

以下に本発明の実施例を第１図ないし第６図により説明
する。

第１ｗｉは本発明による２重化メモリ構成方法の一実施
例を示す２台のプロセッサからなるマルチプロセッサシ
ステムのブロック図である。第１図において、１はプロ
セッサ、２はプロセッサ１から制御される入出力袋ｅ（
以下ＩＯと呼ぶ）、３はプロセッサｌとＩＯ２間または
プロセッサ１間のメモリ情報を転送するためのシステム
バス、４は２つのプロセッサ１間のメモリ情報を転送す
るためのメモリ交叉信号、１９はプロセッサ１間の障害
情報を通知する障害通知信号である。プロセッサ１と、
システムバス３と、メモリ交叉信号４と、障害通知信号
１９とはそれぞれプロセッサ０゜１と、システムバス０
，１と、メモリ交叉信号０゜１と障害通知信号０，１と
の２組づつある。２台のプロセッサ１とＩＯ２は２本の
システムバス３を介して接続され、さらに２台のプロセ
ッサは２つのメモリ交叉信号４と、２つの障害通知信号
１９を介して接続される。

２台のプロセッサ１の内部で、それぞれ５はプログラム
を実行する中央処理ユニット０．１（以下ＣＰＵ、、Ｃ
ＰＵ、）、６はシステムバス３制御を行なうバスインタ
フェース０，１（以下ＢＩＦ。、ＢＩＦ、）、７はプロ
グラムやデータを蓄える主メモリユニット０，１（以下
ＭＭ、、ＭＭ、）、８はプロセッサ１間のメモリ情報を
転送するメモリ交叉ユニット０，１（以下ＭＸＣ１１，
ＭＸＣ，）　。

９はプロセッサ１内部の情報を転送するためのプロセス
バス０，１．１０は主にＣＰＵ、、ＣＰＵ。

がメモリアクセスするときに使用するメモリバス００．
１０．１１は主にＭＸＣ，、ＭＭＣ，がメモリアクセス
するときに使用するメモリバス０１゜１１．１８は他系
プロセッサ１への障害通知および他系プロセッサ１め障
害検出を行う他系障害通知検出回路０，１（以下ＦＭＡ
ｌｌ、ＥＭＡ、）である、ＣＰＵ、とＢ　Ｉ　Ｆ、およ
びＭＭ、はプロセッサバス０を介して接続され、ＣＰＵ
、とＢ　Ｉ　ＦｌおよびＭＭ、はプロセッサバス１を介
して接続される。

さらにＭＭ、とＭＸＣ，はメモリバス００およびメモリ
バス０１を介して接続され、ＭＭ、とＭＸＣｌはメモリ
バス１０およびメモリバス１１を介して接続される。

ＭＭ、、ＭＭ、の内部で、それぞれ１２はメモリアクセ
ス制御を行なうメモリアクセス制御回路０゜１（以下Ｍ
ＡＣ，，ＭＡＣ１）、１３は主にＣＰＵ、。

ＣＰＵ□が自系処理するプログラムやデータを蓄える自
系メモリ回路００，１０　（以下Ｍ　Ｅ　Ｍ、、　。

ＭＥＭ、、）　、１４は主に他系プロセッサ１のメモリ
情報の写しを蓄える他系写しメモリ回路０Ｏ１１１（以
下ＭＥＭ、、、ＭＥＭ、、）　、１５は同一プロセッサ
１内の２つのメモリバス１０，１１を接続するドライバ
レシーバ回路０，１（以下ＤＲ，。

ＤＲよ）である、ＤＲ，、ＤＲ，はそれぞれＭＡＣ，。

ＭＡＣ，の指示で接続・方向制御を行なう、ＭＸＣ，、
ＭＸＣＬの内部で、１６は自系プロセッサ１が処理した
メモリ情報を他系プロセッサ１へ転送するメモリ交又回
路００，１０　（以下Ｍ　Ｘ　Ｃａ　＊　−Ｍｘ　Ｃ１
ｏ）　、１７は他系プロセッサ１から転送されてくるメ
モリ情報を白系の主メモリユニット７に転送するメモリ
交又回路０１，１１　（以下ＭＸＣａｔ　ｓ　Ｍ　Ｘ　
Ｃｚｘ）である、ＭＡＣ，とＭ　Ｅ　Ｍ、、とＤＲ，と
Ｍ　Ｘ　Ｃ，、はメモリバス００を介して接続され、Ｍ
ＥＭ、、とＤＲ，とＭ　Ｘ　Ｃ，、はメモリバスＯ１を
介して接続され、ＭＡＣｌとＭＥＭ、、とＤれ、Ｍ　Ｅ
　Ｍ、、とＤＲ，とＭＸＣ，、はメモリバス１１を介し
て接続される。なおメモリ交叉信号４を介してＭ　Ｘ　
Ｃ，、とＭ　Ｘ　Ｃ１，が接続され、さらに別のメモリ
交叉信号４を介してＭＸＣ，。とＭＸＣｏ、が接続され
る。

第２ｖ４および第３図はそれぞれ第１図のプロセッサ１
のＭＭ、、ＭＭｉ内のメモリ空間をＭ　Ｅ　Ｍ、ｌｌ。

Ｍ　Ｅ　Ｍｌ、を収容するメモリ空間０とＭＥＭ、、、
ＭＥＭｏを収容するメモリ空間１の２つの領域に分割す
る方法を示す説明図である。第２図はプロセッサ１が持
つメモリアドレスの最上位ｂｉｔを使ってメモリ空間を
メモリ空間Ｏとメモリ空間１に分割したときのメモリマ
ツプ図である。第２図において１例えば第１図のプロセ
ッサ１のメモリアドレスがｎ＋１ｂｉｔあり、ＡＯから
Ａｎで表わされるとき、Ａｎ＝Ｏのときにメモリ空間０
を示し、Ａｎ＝１のときにメモリ１を示すようにした方
法を示す、ＡｏからＡｎ−１は任意の値でよい。

また第３図はプロセッサ１が持つメモリアドレスの（最
上位−１）ｂｉｔを使ってメモリ空間をメモリ空間Ｏと
メモリ空間１に分割したときのメモリマツプ図である。

第３ｗにおいて、例えば第１図のプロセッサ１のメモリ
アドレスがｎ＋１ｂｉｔあり、Ａ４）からＡｎで表わさ
れるとき、Ａ　ｎ　−１＝　０のときにメモリ空間Ｏを
示し、Ａｎ−１＝１のときにメモリ空間１を示すように
した方法を示す、ＡｏからＡｎ−２およびＡｎは任意の
値でよい、第２ｗｉおよび第３図に示した以外のプロセ
ッサ１が持つメモリアドレスの任意の１ｂｉｔを使って
メモリ空間を２つに分割できるのは明白であり、この方
法を使った場合にメモリ空間Ｏとメモリ空間ｌの切替え
はメモリアドレスを変更するだけでよく、ＣＰＵ、ＣＰ
Ｉ）□は特別な処理をすることなく実現できる。

いま第１図のＭ　Ｅ　Ｍ、、とＭＥＭ、、はｃｐｕ、が
持つメモリアドレスの最上位ビットｂｉｔを使ってメモ
リ空間Ｏとメモリ空間１にそれぞれ割り付けられている
とする。ＣＰＵ、におけるＭＥＭ、、。

Ｍ　Ｅ　Ｍ　ｉ　ｘも同様である。このときの第１図の
動作をつぎに説明する。ＣＰＵ、がＭ　Ｅ　Ｍ、、にア
クセスする場合を考える。ＣＰＵ、はプロセッサバス０
を介してＭＡＣ，にＭ　Ｅ　Ｍｌｌ、アクセスオーダを
送出する。　Ｍ　Ａ　ＣａはＣＰＵ１ｌからのＭＥＭ、
。アクセスオーダを受は付け、ＭＥＭ、。アクセスオー
ダであることを判定する１通常にＣＰＵ、からのアクセ
スがないとき、ＭＡＣ，はメモリバスＯＯとメモリバス
０１を電気的に分画するようにＤＲ。

を制御している。つまりいずれのメモリバス００゜０１
に対してもハイインピーダンス状態となるようにしてい
る。ＭＡＣ，はＭＥＭ、。へのアクセスオーダのとき、
この状態を変えないままでメモリバスＯＯを介してＭ　
Ｅ　Ｍ、、にアクセスする。この後にＭＡＣ，はＣＰＵ
、に対し、リードアクセスのときにはメモリリードデー
タと共にアクノリッジ信号を返送し、ライトアクセスの
ときにはアクノリッジ信号のみ返送する。一方でＭ　Ｘ
　Ｃ，、は常時にメモリバスＯＯを監視しており、ＭＡ
Ｃ，からＭ　Ｅ　Ｍ、、へのライトアクセスのときには
メモリバスＯＯ上のメモリアドレスおよびライトデータ
をＭＸＣ，。内に取り込む。この後にＭＸＣ，。は内部
に取り込んだメモリアドレスの最上位ｂｉｔｔｉｌ−０
から１に変換し、メモリデータと共にメモリ交叉信号４
介して他系プロセッサ１のＭ　Ｘ　Ｃ，、に転送する。

ＭＸＣ，、は転送されてきたデータを転送されてきたア
ドレスに対応するＭ　Ｅ　Ｍ、、にメモリバス１１を介
して書き込む、こうしてＣＰ　Ｕ、がＭＥ　Ｍ、、にメ
モリライトすると、ライトアドレスの最上位ｂｉｔを反
転した同一データがＭＥＭ□、にもライトされることに
なる。

このようにしてＭＥＭ、。とＭＥＭユ、のメモリ内容を
同一にしておくことができる。＊たＭｘＣ６ＩｌからＭ
ＥＭ、１にライトする時間はＭＡＣ，がＭＥＭ　ｏａお
よびＭ　Ｘ　Ｃ，、にライトする時間よりも長いため、
ＭｘＣ，。にバッファキューを設けるなどしてＣＰ　Ｕ
、の性能低下を防ぐことができる。一方で同様にしてＣ
ＰＵ、がＭＥＭ、。にライトするデータをＭ　Ｅ　Ｍ、
、に転送し、　Ｍ　Ｅ　ＭｌｌｌとＭＥＭ、、のメモリ
内容を同一にしておくことができる。

また第１図のＭＭ、の内部構成はＤＲ，によりメモリバ
スＯＯとメモリバス０１を分離したため、ＭＥＭｆｌｌ
ｌとＭＥＭ、１が独立に動作できるので、これによりＭ
ＡＣ，がＭＥＭ、。にアクセスする動作とＭ　Ｘ　Ｃ，
、がＭＥＭ、、にアクセスする動作を同時に実行できる
。よってＭ　Ｘ　Ｃ，、がＭ　Ｅ　Ｍ、、へアクセスす
る動作により、ＭＡＣ，がＭＥＭｌｌ、へアクセスする
動作が影響を受けず、ＣＰＵ、の性能が低下することが
ない、ＭＭ、の内部構成についても同様である。

ここで第１図のプロセッサ１が障害を起こしてＣＰＵ、
が停止した場合を考える。ＥＭＡｌはＣＰＵ□が停止し
たことを検知し、障害通知信号１９を介してＥＭＡ、に
通知する。障害通知を受けたＥＭＡ、はＣＰＵ、４：Ｃ
ＰｔＪ、が停止したことを通知すると同時にメモリ交又
借号４をアイソレーションする。ｃｐｕ、が停止したこ
との通知を受けたＣＰＵ、はメモリアドレスの最上位ｂ
ｉｔを１にして、プロセッサバス０を介してＭＡＣ，に
ＭＥＭｓｘアクセスオーダを送出する。ＭＥＭ、１アク
セスオーダを受けたＭＡＣ，はメモリアドレスの最上位
ｂｉｔが１であることを判定し、ＤＲ，を制御してメモ
リバスＯＯとメモリバス０１を電気的に接続状態にした
のち、ＭＥＭ、、にアクセスする。こうしてＣＰＵ、は
Ｍ　Ｅ　Ｍ　＠　ｔにアクセスすることが可能となり、
ＣＰＵ、はＭＥＭ、□のメモリ内容から他系プロセッサ
１の処理状況を知ることができ、他系プロセッサ１の障
害原因の究明および他系プロセッサｌの処理の継続をシ
ステムバス０またはシステムバス１を使って行なること
が可能となる。

上記のように２重化メモリを構成することにより１通常
時に２台のプロセッサを独立に動作させ。

プロセッサ資源を有効に使用して処理能力を向上できる
と共に、片系のプロセッサが障害を起して停止しても障
害原因の解明が可能となり、さらに障害のプロセッサが
行なってきた処理を継続することができて信頼性を向上
することができる。

第４図は第１図のプロセッサ１のＭＭ、、　ＭＭ。

内のメモリ空間をＭＥＭ、。、ＭＥＭ、。を収容する。

メモリ空間０とＭＥＭ、、、ＭＥＭ１□を収容するメモ
リ空間１の２つの領域に分割する他の方法を示す説明図
で、プロセッサ１が持つメモリアドレス以外のｂｉｔを
使ってメモリ空間をメモリ空間Ｏとメモリ空間１に分割
したときのメモリマツプ図である。第４図において、例
えば第１図のプロセッサ１のメモリアドレスがｎ＋１　
　ｂｉｔあり。

ＡＯからＡｎで表わされるとき、ＡｏからＡｎとは独立
したＥＯという１ｂｉｔの拡張メモリ指定の情報を使っ
て分割し、Ｅｏ＝ＯのときＡｏからＡｎの値に無関係に
本来メモリ空間のメモリ空間Ｏを示し、Ｅｏ＝１のとき
ＡｏからＡｎの値に無関係に拡張メモリ空間のメモリ空
間１を示すようにした方法を示す、このようにＥｏｂｉ
ｔを設けることにより、プロセッサ１が持つメモリアド
レスを１ｂｉｔ拡張してメモリ空間を２倍にしたことに
なる。Ｅｏｂｉｔを例えばＣＰＵ、、ＣＰＵ。

内部の制御レジスタに設置した場合には、Ｅ。

ｂｉｔはＣＰＵ、、ＣＰＵ、が持つ制御レジスタ振作命
令で書替えができる。またＥｏｂｉｔを例えばＭＡＣ，
、ＭＡＣ，内部の制御レジスタに設置し令をプロセッサ
バス０，１を介してＭＡＣ，、ＭＡＣ，に送出すること
により、ＭＡＣ，、ＭＡＣ工がＥｏｂｉｔを書き替える
ことができる。これにより本来プロセッサが持つメモリ
空間を２重化メモリ構成のために１／２に制限する必要
がなくなる。またＭＭＣ，、ＭＸＣ，においてメモリア
ドレスの１ｂｉｔを変更する必要がなくなる。

第５図および第６図はそれぞれ本発明による２重化メモ
リ構成方法の別の実施例を示す複数台のプロセッサから
なるマルチプロセッサシステムのブロック図である。第
５回はマルチシステムバスとそれぞれバスインタフェー
ス回路０．１を介して接続するシステムバス０，１の間
に接続するそれぞれ任意の２台のプロセッサ００，１０
からプロセッサＯｎ、ｉｎ同士がそれぞれメモリ交叉信
号４および障害通知信号１９を介して相互に接続され、
それぞれが第１図に示すような２台のプロセッサからな
るマルチプロセッサシステムを構成して、２重化メモリ
構成をとることができるのは明らかである。第６ｖｓは
システムバスとそれぞれ接続する複数のプロセッサ０，
１．２などからなるマルチプロセッサシステムにおいて
、隣接するプロセッサＯとプロセッサ１％プロセッサ１
とプロセッサ２、プロセッサ２とプロセッサＯなと同士
でメモリ交叉信号４および障害通知信号１９を介して相
互に接続され１輪状になるように第１図と同様の２重化
メモリ構成をとることができるのも明らかである。この
ような２重化メモリ構成をとることにより、マルチプロ
セッサの１台のプロセッサが障害となっても他のプロセ
ッサに障害プロセッサの全メモリ情報が残されているた
めに、マルチプロセッサの信頼性を向上できる。

〔発明の効果〕

本発明によれば、複数のプロセッサが互いに独立な処理
を行ないながらもメモリの２重化が実行されるのでプロ
セッサ資源を有効に活用でき、かつ１つのプロセッサが
障害等になり停止しても他のプロセッサに障害等になっ
たプロセッサのメモリ情報が保存されているので、障害
原因の究明や障害プロセッサが行なってきた処理を継続
することが可能となって信頼性を向上できる効果がある
。

またメモリ空間の分割をメモリアドレスの任意のＬｂｉ
　ｔを使用して行なうので、メモリ空間を切り替えて他
系プロセッサのメモリの写しにアクセスする場合にプロ
グラム処理が容易でかつ高速になる効果がある。

またメモリ空間の分割をメモーリアドレス以外の１ビツ
トの情報によって行なうので、メモリ２重化用領域のた
めにプロセッサが持つメモリ空間を半減させる必要がな
くて全メモリ空間を自系処理用に使用できる効果がある
。

また他系プロセッサから送られてきたメモリ情報をメモ
リ交又回路が自系メモリに書き込む際に。

自系プロセッサが自系メモリにアクセスする動作を妨げ
ることがないので、自系処理の性能低下をさせることが
ない効果がある。

【図面の簡単な説明】

第１図は本発明による２重化メモリ構成方法の一実施例
を示すマルチプロセッサシステムのブロック図、第２図
は第１ＷＩのメモリアドレスの最上位ｂｉｔを使ってメ
モリ空間を分割したときのメモリマツプ図、第３図は第
１図のメモリアドレスの（最上位−１）ｂｉｔを使って
メモリ空間を分割したときのメモリマツプ図、第４図は
第１図のメモリアドレス以外のｂｉｔを使ってメモリ空
間を分割したときのメモリマツプ図、第５図および第６
１１！１はそれぞれ本発明による２重化メモリ構成方法
の別の実施例を示すマルチプロセッサシステムのブロッ
ク図である。 ■・・・プロセッサ、２・・・入出力装置、３・・・シ
ステムバス、４・・・メモリ交叉信号、５・・・中央処
理ユニット、６・・・バスインタフェースユニット、７
・・・主メモリユニット、８・・・メモリ交叉ユニット
、９・・・プロセッサバス、１０．１１・・・メモリバ
ス、１２・・・メモリアクセス制御回路、１３．１４・
・・メモリ回路、１５・・・ドライバレシーバ回路、１
６．１７・・・メモリ交又回路、１Ｂ・・・他系障害通
知検出回路、１９・・・障害通知信号。 第 図 第 閃 纂 図 篤 阻 策 図

Claims (1)

1. 【特許請求の範囲】 １、それぞれに個別メモリと該個別メモリ間のデータ転
   送を司どるメモリ交又回路とを持つ２組以上のプロセッ
   サから構成されるマルチプロセッサにおいて、上記それ
   ぞれのプロセッサがアクセスできる個別メモリ空間をメ
   モリ空間０とメモリ空間１の２つの領域に分割し、メモ
   リ空間０を自系プロセッサが通常処理する空間に割り付
   け、メモリ空間１を他系プロセッサのメモリ空間０の写
   しを持つ空間に割り付け、上記それぞれのメモリ交又回
   路に自系プロセッサがメモリ空間０に書き込んだ情報を
   他系プロセッサの任意の１つのメモリ交又回路に転送し
   、該他系メモリ交又回路が該他系プロセッサのメモリ空
   間１に書き込む機能を持たせ、自系プロセッサが自系の
   メモリ空間１をアクセスすることにより他系プロセッサ
   の情報を得ることができることを特徴とする２重化メモ
   リ構成方法。 ２、上記メモリ空間０とメモリ空間１をプロセッサが持
   つメモリアドレスの任意の１ｂｉｔを使って分割するこ
   とを特徴とする請求項１記載の２重化メモリ構成方法。 ３、上記メモリ空間０とメモリ空間１をプロセッサが持
   つメモリアドレスとは独立した１ｂｉｔの情報を使って
   分割することを特徴とする請求項１記載の２重化メモリ
   構成方法。 ４、上記メモリ空間０に対応したメモリ回路０とメモリ
   空間１に対応したメモリ回路１とを独立に構成し、プロ
   セッサがメモリ回路０にアクセスする動作とメモリ交又
   回路がメモリ回路１にアクセスする動作とを独立に実行
   できる機能を持たせ、該機能を動作させうるようにした
   ことを特徴とする請求項１記載の２重化メモリ構成方法
   。