JPH03131951A - データ転送方式 - Google Patents
データ転送方式Info
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- JPH03131951A JPH03131951A JP26923789A JP26923789A JPH03131951A JP H03131951 A JPH03131951 A JP H03131951A JP 26923789 A JP26923789 A JP 26923789A JP 26923789 A JP26923789 A JP 26923789A JP H03131951 A JPH03131951 A JP H03131951A
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- 230000015654 memory Effects 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
制御装置相互間においてデータの送受を行うためのデー
タ転送方式に関し、 両制御装置間において２面のバッファメモリを設けて、
一方の制御装置からのデータの書き込みと、他方の制御
装置によるデータの読み出しとを並行処理できるように
することによって、データ転送の効率を向上させたデー
タ転送方式を提供することを目的とし、 第１の制御装置と第２の制御装置との間においてバッフ
ァメモリを介して相互にデータの送受を行うシステムに
おいて、両制御装置間に両制御装置のいずれにも接続し
て読み書き可能な２面のバッファメモリと、該両バッフ
ァメモリをそれぞれ両制御装置に対して互いに相反関係
になるように交互に切り替えて接続する手段とを設ける
ことによって構成される。
タ転送方式に関し、 両制御装置間において２面のバッファメモリを設けて、
一方の制御装置からのデータの書き込みと、他方の制御
装置によるデータの読み出しとを並行処理できるように
することによって、データ転送の効率を向上させたデー
タ転送方式を提供することを目的とし、 第１の制御装置と第２の制御装置との間においてバッフ
ァメモリを介して相互にデータの送受を行うシステムに
おいて、両制御装置間に両制御装置のいずれにも接続し
て読み書き可能な２面のバッファメモリと、該両バッフ
ァメモリをそれぞれ両制御装置に対して互いに相反関係
になるように交互に切り替えて接続する手段とを設ける
ことによって構成される。
本発明は制御装置相互間においてデータの送受を行うた
めのデータ転送方式に関するものである。
めのデータ転送方式に関するものである。
それぞれにプロセッサを有する２つの制御装置間におい
て、データの送受を行う場合には、通常再制御装置間に
バッファメモリを設けて、このバッファメモリを介して
相互にデータの転送を行う。
て、データの送受を行う場合には、通常再制御装置間に
バッファメモリを設けて、このバッファメモリを介して
相互にデータの転送を行う。
このように２つの制御装置間においてバッファメモリを
介してデータの送受を行う場合、データ転送の効率がよ
いことが要望される。
介してデータの送受を行う場合、データ転送の効率がよ
いことが要望される。
第４図は従来のデータ転送方式を示す図であって、２つ
の制御装置間においてデータの送受を行う場合を示して
いる。
の制御装置間においてデータの送受を行う場合を示して
いる。
制御装置１１は■０等を制御する装置（ＩＯＣ）であっ
て、ＣＰＵ１２とこれに接続されたハードディスク装置
（ＨＤ）１３とを有している。制御装置１４は全体を制
御する装置（ＣＣ）であって、ＣＰＵ１５とこれに接続
されたメインメモリ （ＭＭ）１６とを有している。再
制御装置１ｉｆｌｌ、１４は、例えばＨＤ１３と制御装
置１４との間および、メインメモリ１６と制御装置１１
との間においてデータの送受を行う必要があり、そのた
め制御装置１１に両制御装置間のデータ転送を行うため
のバッファメモリ（ＢＭ）１７を備えており、バッファ
メモリ１７に一方の制御装置がデータを書き込み、書き
込まれたデータを他方の制御装置が読み出すことによっ
て、相互にデータの送受を行うことができる。
て、ＣＰＵ１２とこれに接続されたハードディスク装置
（ＨＤ）１３とを有している。制御装置１４は全体を制
御する装置（ＣＣ）であって、ＣＰＵ１５とこれに接続
されたメインメモリ （ＭＭ）１６とを有している。再
制御装置１ｉｆｌｌ、１４は、例えばＨＤ１３と制御装
置１４との間および、メインメモリ１６と制御装置１１
との間においてデータの送受を行う必要があり、そのた
め制御装置１１に両制御装置間のデータ転送を行うため
のバッファメモリ（ＢＭ）１７を備えており、バッファ
メモリ１７に一方の制御装置がデータを書き込み、書き
込まれたデータを他方の制御装置が読み出すことによっ
て、相互にデータの送受を行うことができる。
〔発明が解決しようとする課題］
従来のデータ転送方式は、２つの制御装置間において、
１面のバッファメモリを備えるものである。
１面のバッファメモリを備えるものである。
そのためバッファメモリにおける一方の制御装置からの
データの書き込みと、他方の制御装置によるデータの読
み出しとを交互に行わなければならない。従って、バッ
ファメモリに対するデータの書き込みと読み出しをそれ
ぞれ連続して行うことができず、データ転送の効率が悪
いという問題があった。
データの書き込みと、他方の制御装置によるデータの読
み出しとを交互に行わなければならない。従って、バッ
ファメモリに対するデータの書き込みと読み出しをそれ
ぞれ連続して行うことができず、データ転送の効率が悪
いという問題があった。
本発明はこのような従来技術の課題を解決しようとする
ものであって、両制御装置間において２面のバッファメ
モリを設けて、一方の制御装置からのデータの書き込み
と、他方の制御装置によるデータの読み出しとを並行処
理できるよう番こすることによって、データ転送の効率
を向上させたデータ転送方式を提供することを目的とし
ている。
ものであって、両制御装置間において２面のバッファメ
モリを設けて、一方の制御装置からのデータの書き込み
と、他方の制御装置によるデータの読み出しとを並行処
理できるよう番こすることによって、データ転送の効率
を向上させたデータ転送方式を提供することを目的とし
ている。
（課題を解決するための手段〕
本発明は第１図にその原理的構成を示すように、第１の
制御装置１と第２の制御装置２との間においてバ・ンフ
ァメモリを介して相互にデータの送受を行うシステムに
おいて、２面のバッファメモリ３．４と、切り替え手段
５を設けたものである。
制御装置１と第２の制御装置２との間においてバ・ンフ
ァメモリを介して相互にデータの送受を行うシステムに
おいて、２面のバッファメモリ３．４と、切り替え手段
５を設けたものである。
ここで、バッファメモリ３．４は、再制御装置１、 ２
間に設けられ、再制御装置１．２のいずれにも接続して
読み書き可能なものであり、切り替え手段５は、バッフ
ァメモリ１．２をそれぞれ制御装置１．２に対して互い
に相反関係になるように交互に切り替えて接続するもの
である。
間に設けられ、再制御装置１．２のいずれにも接続して
読み書き可能なものであり、切り替え手段５は、バッフ
ァメモリ１．２をそれぞれ制御装置１．２に対して互い
に相反関係になるように交互に切り替えて接続するもの
である。
第２図は本発明の全体構成を示す図であって、第４図に
おけると同じものを同じ番号で示している。
おけると同じものを同じ番号で示している。
制御装置１１は入出力装置（１０）１８を制御する装置
（ＩＯＣ）であって、１０１８はＣＰＵ１２のバス１９
に接続されたＨＤ１３．フロッピィディスク装置（ＦＤ
）２０．コンソール（ＣＮＳ）２１等を有している。
（ＩＯＣ）であって、１０１８はＣＰＵ１２のバス１９
に接続されたＨＤ１３．フロッピィディスク装置（ＦＤ
）２０．コンソール（ＣＮＳ）２１等を有している。
制御装置１４は全体を制御する装置（ＣＣ）であって、
ＣＰＵ１５とこれにバス２２を介して接続されたＭＭ１
６とを存している。
ＣＰＵ１５とこれにバス２２を介して接続されたＭＭ１
６とを存している。
さらに制御装置１１においては、再制御装置１１．１４
間におけるデータの送受を行うために、再制御装置のバ
ス１９．２２間に２面のバッファメモリ（ＢＭ）１７Ａ
、１７Ｂを有している。
間におけるデータの送受を行うために、再制御装置のバ
ス１９．２２間に２面のバッファメモリ（ＢＭ）１７Ａ
、１７Ｂを有している。
バッファメモ１月７Ａ、１７Ｂは、常に相反関係におい
て制御装置１１．１４に接続されるようになっており、
一方が書き込み状態のとき、他方が読み出し状態になる
ように制御される。
て制御装置１１．１４に接続されるようになっており、
一方が書き込み状態のとき、他方が読み出し状態になる
ように制御される。
例えば制御装置１１から制御装置１４にデータ転送を行
う場合には、一方のバッファメモリ１７Ａに制御装置１
１からデータを書き込むとともに、制御装置１４が他方
のバッファメモリ１７Ｂからデータを読み出す。制御装
置１１のバッファメモリ１７Ａに対するデータ書き込み
が終了したときは、バッファメモリの切り替えを行って
、制御装置１１はバッファメモリ１７Ｂにデータを書き
込むとともに、制御装置１４がバッファメモリ１７Ａか
らデータを読み出す。
う場合には、一方のバッファメモリ１７Ａに制御装置１
１からデータを書き込むとともに、制御装置１４が他方
のバッファメモリ１７Ｂからデータを読み出す。制御装
置１１のバッファメモリ１７Ａに対するデータ書き込み
が終了したときは、バッファメモリの切り替えを行って
、制御装置１１はバッファメモリ１７Ｂにデータを書き
込むとともに、制御装置１４がバッファメモリ１７Ａか
らデータを読み出す。
このような処理を繰り返すことによって、制御装置１１
から制御装置１４に対して連続的にデータ転送を行うこ
とができる。制御装置１４から制御装置１１に対してデ
ータ転送を行う場合も同様である。
から制御装置１４に対して連続的にデータ転送を行うこ
とができる。制御装置１４から制御装置１１に対してデ
ータ転送を行う場合も同様である。
第３図は本発明の一実施例の構成を示したものであって
、３１．３２はバッファメモリ、３３．３４はアドレス
側のセレクタ、３５．３６はデータ側のセレクタである
。
、３１．３２はバッファメモリ、３３．３４はアドレス
側のセレクタ、３５．３６はデータ側のセレクタである
。
バッファメモリ３１ 、３２は、それぞれセレクタ３３
゜３４を経てＣＣ側のアドレスバスとＩＯＣ側のアドレ
スバスとに接続され、セレクタ３５．３６を経てＣＣ側
のデータバスとＩＯＣ側のデータバスとに接続されるよ
うになっている。
゜３４を経てＣＣ側のアドレスバスとＩＯＣ側のアドレ
スバスとに接続され、セレクタ３５．３６を経てＣＣ側
のデータバスとＩＯＣ側のデータバスとに接続されるよ
うになっている。
いま切り替えフリップフロップ（Ｆ／Ｆ）３７がセット
（またはリセット）されていて、バッファメモリ３１が
ＩＯＣ側に、バッファメモリ３２がＣＣ側に接続されて
いるとすると、ＩＯＣ側のプロセッサは、バッファメモ
リ３１にセレクタ３３を経てアドレスとリードまたはラ
イトの制御信号Ｒ／Ｗを与え、セレクタ３５を経てデー
タを入出力することによって、自由に使用できる。また
ＣＣ側のプロセッサはバッファメモリ３２にセレクタ３
４を経てアドレスとリードまたはライトの制御信号Ｒ／
Ｗを与え、セレクタ３６を経てデー夕を人出力すること
によって、自由に使用できる。
（またはリセット）されていて、バッファメモリ３１が
ＩＯＣ側に、バッファメモリ３２がＣＣ側に接続されて
いるとすると、ＩＯＣ側のプロセッサは、バッファメモ
リ３１にセレクタ３３を経てアドレスとリードまたはラ
イトの制御信号Ｒ／Ｗを与え、セレクタ３５を経てデー
タを入出力することによって、自由に使用できる。また
ＣＣ側のプロセッサはバッファメモリ３２にセレクタ３
４を経てアドレスとリードまたはライトの制御信号Ｒ／
Ｗを与え、セレクタ３６を経てデー夕を人出力すること
によって、自由に使用できる。
１０ＣからＣＣに転送すべき情報（ＣＣで処理を行うべ
き情報）があるときは、ＩＯＣ側のプロセッサはこの情
報をバッファメモリ３１にセットする。セット終了時、
切り替えＦ ／ Ｆ ３７をリセット（またはセット）
することによって、バッファメモリ３１をＣＣ側に切り
替え、バッファメモリ３２を１０Ｃ側に切り替えるとと
もに、ＣＣに対して割り込みを上げる。
き情報）があるときは、ＩＯＣ側のプロセッサはこの情
報をバッファメモリ３１にセットする。セット終了時、
切り替えＦ ／ Ｆ ３７をリセット（またはセット）
することによって、バッファメモリ３１をＣＣ側に切り
替え、バッファメモリ３２を１０Ｃ側に切り替えるとと
もに、ＣＣに対して割り込みを上げる。
これによってＣＣ側のプロセッサは、バッファメモリ３
１の内容を自装置のメインメモリに転送する。これと同
時にＩＯＣ側のプロセッサは、接続されたバッファメモ
リ３２を通常のメモリとして使用できるようになる。ま
たはＩＯＣからＣＣに引き続いて転送すべきデータがあ
るときは、引き続いてバッファメモリ３２上に加工して
ゆくことができる。
１の内容を自装置のメインメモリに転送する。これと同
時にＩＯＣ側のプロセッサは、接続されたバッファメモ
リ３２を通常のメモリとして使用できるようになる。ま
たはＩＯＣからＣＣに引き続いて転送すべきデータがあ
るときは、引き続いてバッファメモリ３２上に加工して
ゆくことができる。
ＣＣ側のプロセッサは、バッファメモリ３１からのデー
タの転送を終了したときは、ＩＯＣに対して割り込みを
行う。これによってＩＯＣは切り替えＦ／Ｆをセット（
またはりセント）し、再びバッファメモリ３１をＩＯＣ
に接続して、バッファメモリ３２をＣＣに接続するよう
に切り替えが行われる。
タの転送を終了したときは、ＩＯＣに対して割り込みを
行う。これによってＩＯＣは切り替えＦ／Ｆをセット（
またはりセント）し、再びバッファメモリ３１をＩＯＣ
に接続して、バッファメモリ３２をＣＣに接続するよう
に切り替えが行われる。
本発明においては、２つの制御装置間に両制御装置のい
ずれにも接続して読み書き可能な２面のバッファメモリ
を設けて、両バッファメモリを両制御装置に対して互い
に相反関係になるように交互に切り替えて接続できるよ
うにしたので、一方の制御装置からどちらかのバ・ソフ
ァメモリへのデータの書き込みと、他のバッファメモリ
から他方の制御装置へのデータの読み出しとを連続して
並行処理することができる。
ずれにも接続して読み書き可能な２面のバッファメモリ
を設けて、両バッファメモリを両制御装置に対して互い
に相反関係になるように交互に切り替えて接続できるよ
うにしたので、一方の制御装置からどちらかのバ・ソフ
ァメモリへのデータの書き込みと、他のバッファメモリ
から他方の制御装置へのデータの読み出しとを連続して
並行処理することができる。
従ってバッファメモリ利用のための待ち合わせが不要に
なって、再制御装置間のデータ転送効率が向上する。
なって、再制御装置間のデータ転送効率が向上する。
（発明の効果〕
以上説明したように本発明によれば、２つの制御装置間
においてバッファメモリを介して相互にデータの送受を
行うシステムにおいて、再制御装置間に２面のへソファ
メモリを設けて、両制御装置に対して互いに相反関係に
なるように交互に切り替えて接続できるようにしたので
、一方の制御装置からバッファメモリへのデータの書き
込みと、他のパ・ソファメモリから他方の制御装置への
データの読み出しとを連続的に並行処理することができ
、従ってバッファメモリ利用のための待ち合わせが不要
になって、再制御装置間のデータ転送効率を向上させる
ことができるようになる。
においてバッファメモリを介して相互にデータの送受を
行うシステムにおいて、再制御装置間に２面のへソファ
メモリを設けて、両制御装置に対して互いに相反関係に
なるように交互に切り替えて接続できるようにしたので
、一方の制御装置からバッファメモリへのデータの書き
込みと、他のパ・ソファメモリから他方の制御装置への
データの読み出しとを連続的に並行処理することができ
、従ってバッファメモリ利用のための待ち合わせが不要
になって、再制御装置間のデータ転送効率を向上させる
ことができるようになる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の全体構成を示す図、第３図は本発明の一実施例を示す
図、第４図は従来のデータ転送方式を示す図である。 １．２は制御装置、３，４はバッファメモリ、５は切り
替え手段である。 本発明の原理的構成を示す図 第１図 従来のテータ転送方式を示す図 １８人出力装璽（１０） 本弁明の全体構成を示す図 第２図
の全体構成を示す図、第３図は本発明の一実施例を示す
図、第４図は従来のデータ転送方式を示す図である。 １．２は制御装置、３，４はバッファメモリ、５は切り
替え手段である。 本発明の原理的構成を示す図 第１図 従来のテータ転送方式を示す図 １８人出力装璽（１０） 本弁明の全体構成を示す図 第２図
Claims (1)
- 【特許請求の範囲】 第１の制御装置（１）と第２の制御装置（２）との間に
おいてバッファメモリを介して相互にデータの送受を行
うシステムにおいて、 両制御装置（１）、（２）間に両制御装置（１）、（２
）のいずれにも接続して読み書き可能な２面のバッファ
メモリ（３）、（４）と、 該両バッファメモリ（３）、（４）をそれぞれ制御装置
（１）、（２）に対して互いに相反関係になるように交
互に切り替えて接続する切り替え手段（５）とを設けた
ことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26923789A JPH03131951A (ja) | 1989-10-18 | 1989-10-18 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26923789A JPH03131951A (ja) | 1989-10-18 | 1989-10-18 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131951A true JPH03131951A (ja) | 1991-06-05 |
Family
ID=17469570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26923789A Pending JPH03131951A (ja) | 1989-10-18 | 1989-10-18 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131951A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
| JP2006092225A (ja) * | 2004-09-24 | 2006-04-06 | Fuji Xerox Co Ltd | コントローラ、データ転送制御装置及びデータ転送制御方法 |
| JP2022106815A (ja) * | 2017-07-05 | 2022-07-20 | グーグル エルエルシー | 特殊目的計算ユニットを用いたハードウェアダブルバッファリング |
-
1989
- 1989-10-18 JP JP26923789A patent/JPH03131951A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701471B2 (en) | 1995-07-14 | 2004-03-02 | Hitachi, Ltd. | External storage device and memory access control method thereof |
| USRE45857E1 (en) | 1995-07-14 | 2016-01-19 | Solid State Storage Solutions, Inc | External storage device and memory access control method thereof |
| US7721165B2 (en) | 1995-07-14 | 2010-05-18 | Solid State Storage Solutions, Inc. | External storage device and memory access control method thereof |
| US7234087B2 (en) | 1995-07-14 | 2007-06-19 | Renesas Technology Corp. | External storage device and memory access control method thereof |
| JP2010192002A (ja) * | 1996-02-29 | 2010-09-02 | Solid State Storage Solutions Llc | 不揮発性半導体記憶装置 |
| US8503235B2 (en) | 1996-02-29 | 2013-08-06 | Solid State Storage Solutions, Inc. | Nonvolatile memory with faulty cell registration |
| US6388920B2 (en) | 1996-02-29 | 2002-05-14 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6728138B2 (en) | 1996-02-29 | 2004-04-27 | Renesas Technology Corp. | Semiconductor memory device having faulty cells |
| US6031758A (en) * | 1996-02-29 | 2000-02-29 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US6317371B2 (en) | 1996-02-29 | 2001-11-13 | Hitachi, Ltd. | Storage device with an error correction unit and an improved arrangement for accessing and transferring blocks of data stored in a non-volatile semiconductor memory |
| US7616485B2 (en) | 1996-02-29 | 2009-11-10 | Solid State Storage Solutions Llc | Semiconductor memory device having faulty cells |
| US6236601B1 (en) | 1996-02-29 | 2001-05-22 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US8064257B2 (en) | 1996-02-29 | 2011-11-22 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| US6542405B2 (en) | 1996-02-29 | 2003-04-01 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
| US9007830B2 (en) | 1996-02-29 | 2015-04-14 | Solid State Storage Solutions, Inc. | Semiconductor memory device having faulty cells |
| JP2006092225A (ja) * | 2004-09-24 | 2006-04-06 | Fuji Xerox Co Ltd | コントローラ、データ転送制御装置及びデータ転送制御方法 |
| JP2022106815A (ja) * | 2017-07-05 | 2022-07-20 | グーグル エルエルシー | 特殊目的計算ユニットを用いたハードウェアダブルバッファリング |
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