JPH0628301A - ダイレクトメモリアクセス回路 - Google Patents
ダイレクトメモリアクセス回路Info
- Publication number
- JPH0628301A JPH0628301A JP18020192A JP18020192A JPH0628301A JP H0628301 A JPH0628301 A JP H0628301A JP 18020192 A JP18020192 A JP 18020192A JP 18020192 A JP18020192 A JP 18020192A JP H0628301 A JPH0628301 A JP H0628301A
- Authority
- JP
- Japan
- Prior art keywords
- direct memory
- memory access
- input
- transfer
- dmac2
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】複数のバッファに分割されたデータをＤＭＡで
転送する場合に、ＣＰＵの介在を少なくし効率的にデー
タ転送を行う。 【構成】ＤＭＡＣ２とＩ／Ｏ３との間に設けたＩＦ５は
Ｉ／Ｏ３からのリクエスト信号をＤＭＡＣ２の複数のリ
クエスト信号にＤＭＡＣ２からの転送終了信号でシフト
し、ＤＭＡＣ２からの複数のアクノリッジ信号のオア条
件で、Ｉ／Ｏ３へのアクノリッジ信号を作成する。
転送する場合に、ＣＰＵの介在を少なくし効率的にデー
タ転送を行う。 【構成】ＤＭＡＣ２とＩ／Ｏ３との間に設けたＩＦ５は
Ｉ／Ｏ３からのリクエスト信号をＤＭＡＣ２の複数のリ
クエスト信号にＤＭＡＣ２からの転送終了信号でシフト
し、ＤＭＡＣ２からの複数のアクノリッジ信号のオア条
件で、Ｉ／Ｏ３へのアクノリッジ信号を作成する。
Description
【０００１】
【産業上の利用分野】本発明はダイレクトメモリアクセ
ス回路に関し、特に複数チャネルのダイレクトメモリア
クセスコントローラを使用するダイレクトメモリアクセ
ス回路に関する。
ス回路に関し、特に複数チャネルのダイレクトメモリア
クセスコントローラを使用するダイレクトメモリアクセ
ス回路に関する。
【０００２】
【従来の技術】図２は従来のダイレクトメモリアクセス
回路の一例を示すブロック図であり、プロセッサバス
（以下ＰＢＵＳ）６に中央処理装置（以下ＣＰＵ）１
と、ダイレクトメモリアクセスコントローラ（以下ＤＭ
ＡＣ）２と、入出力装置（以下Ｉ／／Ｏ）３と、主記憶
装置（以下ＭＭ）４とが接続されている。
回路の一例を示すブロック図であり、プロセッサバス
（以下ＰＢＵＳ）６に中央処理装置（以下ＣＰＵ）１
と、ダイレクトメモリアクセスコントローラ（以下ＤＭ
ＡＣ）２と、入出力装置（以下Ｉ／／Ｏ）３と、主記憶
装置（以下ＭＭ）４とが接続されている。
【０００３】Ｉ／Ｏ３からのリクエスト信号がＤＭＡＣ
２に直接入力され、ＤＭＡＣ２からのリクエスト信号が
ＣＰＵ１に入力され、ＣＰＵ１からのアクノリッジ信号
がＤＭＡＣ２に入力され、ＤＭＡＣ２からのアクノリッ
ジ信号がＩ／Ｏ３に入力されている。またＤＭＡＣ２の
転送終了信号をＣＰＵ１に入力している。Ｉ／Ｏ３から
の１回のダイレクトメモリアクセス（以下ＤＭＡと記
す）転送でメモリ上の複数のバッファにデータを転送す
る場合、ＣＰＵ１はＤＭＡＣ２に最初のバッファの先頭
アドレス，最初のバッファの転送バイト数を設定する。
Ｉ／Ｏ３からのリクエストが発生するとＤＭＡＣ２に最
初のバッファへのＤＭＡ転送を行い、この転送が終了す
るとＣＰＵ１へ転送終了信号を入力する。ＣＰＵ１はこ
の転送終了信号により最初のバッファの転送が終了した
ことを知り、次のバッファの先頭アドレスと次のバッフ
ァへの転送バイト数の設定を行う。以後、この１回のＤ
ＭＡ転送が終了するまで上記の動作を繰り返し、すべて
が終了したとＣＰＵ１が判断したとき、データ転送が終
了する。
２に直接入力され、ＤＭＡＣ２からのリクエスト信号が
ＣＰＵ１に入力され、ＣＰＵ１からのアクノリッジ信号
がＤＭＡＣ２に入力され、ＤＭＡＣ２からのアクノリッ
ジ信号がＩ／Ｏ３に入力されている。またＤＭＡＣ２の
転送終了信号をＣＰＵ１に入力している。Ｉ／Ｏ３から
の１回のダイレクトメモリアクセス（以下ＤＭＡと記
す）転送でメモリ上の複数のバッファにデータを転送す
る場合、ＣＰＵ１はＤＭＡＣ２に最初のバッファの先頭
アドレス，最初のバッファの転送バイト数を設定する。
Ｉ／Ｏ３からのリクエストが発生するとＤＭＡＣ２に最
初のバッファへのＤＭＡ転送を行い、この転送が終了す
るとＣＰＵ１へ転送終了信号を入力する。ＣＰＵ１はこ
の転送終了信号により最初のバッファの転送が終了した
ことを知り、次のバッファの先頭アドレスと次のバッフ
ァへの転送バイト数の設定を行う。以後、この１回のＤ
ＭＡ転送が終了するまで上記の動作を繰り返し、すべて
が終了したとＣＰＵ１が判断したとき、データ転送が終
了する。
【０００４】
【発明が解決しようとする課題】この従来のダイレクト
メモリアクセス回路では、複数のバッファにまたがるデ
ータの転送を行う場合に、ＣＰＵがＤＭＡＣへ最初のバ
ッファの先頭アドレスとバイト数を設定し、転送が終了
したときに次のバッファの先頭アドレスやバイト数を設
定しなけるばならず、ＣＰＵへ転送終了信号が入力され
てすぐにその処理を実行しないとデータ転送がうまくい
かず、またＩ／Ｏ内で転送を遅らせることができても全
体のデータ転送のスループットが低下するという問題点
があった。
メモリアクセス回路では、複数のバッファにまたがるデ
ータの転送を行う場合に、ＣＰＵがＤＭＡＣへ最初のバ
ッファの先頭アドレスとバイト数を設定し、転送が終了
したときに次のバッファの先頭アドレスやバイト数を設
定しなけるばならず、ＣＰＵへ転送終了信号が入力され
てすぐにその処理を実行しないとデータ転送がうまくい
かず、またＩ／Ｏ内で転送を遅らせることができても全
体のデータ転送のスループットが低下するという問題点
があった。
【０００５】
【課題を解決するための手段】本発明のダイレクトメモ
リアクセス回路は、外部の複数チャネルを有するダイレ
クトメモリアクセスコントローラを用いてダイレクトメ
モリアクセス転送を行う入出力装置と、前記入出力装置
からリクエスト信号を入力して複数のリクエスト信号を
前記ダイレクトメモリアクセスコントローラに出力する
と共に前記ダイレクトメモリアクセスコントローラから
の複数のアクノリッジ信号を入力してアクノリッジ信号
を前記入出力装置に出力するインタフェース回路とを備
え、前記インタフェース回路は前記ダイレクトメモリア
クセスコントローラから転送終了信号が入力されるごと
に前記入出力装置からの前記リクエスト信号を前記ダイ
レクトメモリアクセスコントローラへの次のチャネルの
前記リクエスト信号にシフトさせて前記ダイレクトメモ
リアクセスコントローラからの前記複数のアクノリッジ
信号のオア条件で前記入出力装置への前記アクノリッジ
信号を作成することを特徴とする。
リアクセス回路は、外部の複数チャネルを有するダイレ
クトメモリアクセスコントローラを用いてダイレクトメ
モリアクセス転送を行う入出力装置と、前記入出力装置
からリクエスト信号を入力して複数のリクエスト信号を
前記ダイレクトメモリアクセスコントローラに出力する
と共に前記ダイレクトメモリアクセスコントローラから
の複数のアクノリッジ信号を入力してアクノリッジ信号
を前記入出力装置に出力するインタフェース回路とを備
え、前記インタフェース回路は前記ダイレクトメモリア
クセスコントローラから転送終了信号が入力されるごと
に前記入出力装置からの前記リクエスト信号を前記ダイ
レクトメモリアクセスコントローラへの次のチャネルの
前記リクエスト信号にシフトさせて前記ダイレクトメモ
リアクセスコントローラからの前記複数のアクノリッジ
信号のオア条件で前記入出力装置への前記アクノリッジ
信号を作成することを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のダイレクトメモリアクセス回路の一
実施例を示すブロック図である。
る。図１は本発明のダイレクトメモリアクセス回路の一
実施例を示すブロック図である。
【０００７】本実施例は図２に示す従来例におけるＩ／
Ｏ３とＤＭＡＣ２との間にＤＭＡＣインタフェース回路
（以下ＩＦ）５を付加し、ＩＦ５はＩ／Ｏ３，ＤＭＡＣ
２との間でリクエスト信号，アクノリッジ信号等の信号
送受信を行う構成を有する点が従来例と異なっている。
即ち本実施例では、ＰＢＵＳ６にＣＰＵ１，ＤＭＡＣ
２，Ｉ／Ｏ３，ＭＭ４およびＩＦ５が接続されている。
Ｏ３とＤＭＡＣ２との間にＤＭＡＣインタフェース回路
（以下ＩＦ）５を付加し、ＩＦ５はＩ／Ｏ３，ＤＭＡＣ
２との間でリクエスト信号，アクノリッジ信号等の信号
送受信を行う構成を有する点が従来例と異なっている。
即ち本実施例では、ＰＢＵＳ６にＣＰＵ１，ＤＭＡＣ
２，Ｉ／Ｏ３，ＭＭ４およびＩＦ５が接続されている。
【０００８】Ｉ／Ｏ３からのリクエスト信号はＩＦ５に
入力され、ＩＦ５からの４本のリクエスト線はＤＭＡＣ
２入力され、ＤＭＡＣ２からのリクエスト信号はＣＰＵ
１に入力される。ＣＰＵ１からのアクノリッジ信号はＤ
ＭＡＣ２に入力され、ＤＭＡＣ２からの４本のアクノリ
ッジ信号はＩＦ５に入力され、ＩＦ５からのアクノリッ
ジ信号はＩ／Ｏ３に入力される。また、ＤＭＡＣ２から
の転送終了信号はＩＦ５に入力される。
入力され、ＩＦ５からの４本のリクエスト線はＤＭＡＣ
２入力され、ＤＭＡＣ２からのリクエスト信号はＣＰＵ
１に入力される。ＣＰＵ１からのアクノリッジ信号はＤ
ＭＡＣ２に入力され、ＤＭＡＣ２からの４本のアクノリ
ッジ信号はＩＦ５に入力され、ＩＦ５からのアクノリッ
ジ信号はＩ／Ｏ３に入力される。また、ＤＭＡＣ２から
の転送終了信号はＩＦ５に入力される。
【０００９】次に本実施例の動作についてＩ／Ｏ３が他
装置へデータを転送するときに、送信するデータがＭＭ
４内の４箇所に分散して格納されていた場合を例に説明
する。まず、ＣＰＵ１が転送すべきデータの各バッファ
（図示省略）の先頭アドレスと各転送バイト数をＤＭＡ
Ｃ２に設定し、Ｉ／Ｏ３に全転送データ数を設定する。
次にＩ／Ｏ３に起動をかけると、Ｉ／Ｏ３からリクエス
ト信号がＩＦ５に出力される。ＩＦ５は最初なので、Ｄ
ＭＡＣ２に１つ目のリクエスト信号を送出する。ＤＭＡ
Ｃ２はＣＰＵ１にリクエスト信号を送出し、ＣＰＵ１か
らのアクノリッジ信号が返ってくると、１つ目のリクエ
スト信号への応答なので、１つ目のアクノリッジ信号を
ＩＦ５に送出する。ＩＦ５はＤＭＡＣ２からのアクノリ
ッジのＯＲ条件でＩ／Ｏ３へのアクノリッジ信号を返
す。次にＤＭＡＣ２からＰＢＵＳ６にアドレスが出力さ
れ、ＭＭ４に読出し信号，Ｉ／Ｏ３に書込み信号が出力
され、ＭＭ４からＩ／Ｏ３へのデータ転送が行われる。
この動作をＤＭＡＣ２に設定したバイト数分繰り返し、
終了したときにＤＭＡＣ２からＩＦ５に転送終了信号が
入力される。この状態で、次にＩ／Ｏ３からリクエスト
信号がＩＦ５に入力されると、ＤＭＡＣ２には２つ目の
リクエスト信号が出力され、以下同様の動作を行い全デ
ータの転送が終了するまでＩＦ５からＤＭＡＣ２に３つ
目，４つ目のリクエスト信号が送出されて転送を終了す
る。
装置へデータを転送するときに、送信するデータがＭＭ
４内の４箇所に分散して格納されていた場合を例に説明
する。まず、ＣＰＵ１が転送すべきデータの各バッファ
（図示省略）の先頭アドレスと各転送バイト数をＤＭＡ
Ｃ２に設定し、Ｉ／Ｏ３に全転送データ数を設定する。
次にＩ／Ｏ３に起動をかけると、Ｉ／Ｏ３からリクエス
ト信号がＩＦ５に出力される。ＩＦ５は最初なので、Ｄ
ＭＡＣ２に１つ目のリクエスト信号を送出する。ＤＭＡ
Ｃ２はＣＰＵ１にリクエスト信号を送出し、ＣＰＵ１か
らのアクノリッジ信号が返ってくると、１つ目のリクエ
スト信号への応答なので、１つ目のアクノリッジ信号を
ＩＦ５に送出する。ＩＦ５はＤＭＡＣ２からのアクノリ
ッジのＯＲ条件でＩ／Ｏ３へのアクノリッジ信号を返
す。次にＤＭＡＣ２からＰＢＵＳ６にアドレスが出力さ
れ、ＭＭ４に読出し信号，Ｉ／Ｏ３に書込み信号が出力
され、ＭＭ４からＩ／Ｏ３へのデータ転送が行われる。
この動作をＤＭＡＣ２に設定したバイト数分繰り返し、
終了したときにＤＭＡＣ２からＩＦ５に転送終了信号が
入力される。この状態で、次にＩ／Ｏ３からリクエスト
信号がＩＦ５に入力されると、ＤＭＡＣ２には２つ目の
リクエスト信号が出力され、以下同様の動作を行い全デ
ータの転送が終了するまでＩＦ５からＤＭＡＣ２に３つ
目，４つ目のリクエスト信号が送出されて転送を終了す
る。
【００１０】全データの転送終了はＩ／Ｏ３からＣＰＵ
１への報告により通知される。このように本実施例で
は、複数のバッファに転送データが分割されていても、
ＣＰＵ１は１つのバッファの転送終了を見つけたらすぐ
に次のＤＭＡの設定を行う必要がない。
１への報告により通知される。このように本実施例で
は、複数のバッファに転送データが分割されていても、
ＣＰＵ１は１つのバッファの転送終了を見つけたらすぐ
に次のＤＭＡの設定を行う必要がない。
【００１１】
【発明の効果】以上説明したように本発明は、Ｉ／Ｏと
ＤＭＡＣ間にリクエスト／アクノリッジの制御回路を設
け、ＤＭＡＣへ複数のアドレスとバイト数を一度に設定
し、ＤＭＡＣへのリクエスト信号を１つのバッファの転
送の終了次第、順次ずらせていくように制御することに
より、複数バッファにまたがるデータの転送を効率よく
行えるという効果を有する。
ＤＭＡＣ間にリクエスト／アクノリッジの制御回路を設
け、ＤＭＡＣへ複数のアドレスとバイト数を一度に設定
し、ＤＭＡＣへのリクエスト信号を１つのバッファの転
送の終了次第、順次ずらせていくように制御することに
より、複数バッファにまたがるデータの転送を効率よく
行えるという効果を有する。
【図１】本発明のダイレクトメモリアクセス回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】従来のダイレクトメモリアクセス回路の一例を
示すブロック図である。
示すブロック図である。
１ 中央処理装置（ＣＰＵ） ２ ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ） ３ 入出力装置（Ｉ／Ｏ） ４ 主記憶装置（ＭＭ） ５ ＤＭＡＣインタフェース回路（ＩＦ） ６ プロセッサバス（ＰＢＵＳ）
Ｃ） ３ 入出力装置（Ｉ／Ｏ） ４ 主記憶装置（ＭＭ） ５ ＤＭＡＣインタフェース回路（ＩＦ） ６ プロセッサバス（ＰＢＵＳ）
Claims (1)
- 【請求項１】 外部の複数チャネルを有するダイレクト
メモリアクセスコントローラを用いてダイレクトメモリ
アクセス転送を行う入出力装置と、前記入出力装置から
リクエスト信号を入力して複数のリクエスト信号を前記
ダイレクトメモリアクセスコントローラに出力すると共
に前記ダイレクトメモリアクセスコントローラからの複
数のアクノリッジ信号を入力してアクノリッジ信号を前
記入出力装置に出力するインタフェース回路とを備え、
前記インタフェース回路は前記ダイレクトメモリアクセ
スコントローラから転送終了信号が入力されるごとに前
記入出力装置からの前記リクエスト信号を前記ダイレク
トメモリアクセスコントローラへの次のチャネルの前記
リクエスト信号にシフトさせて前記ダイレクトメモリア
クセスコントローラからの前記複数のアクノリッジ信号
のオア条件で前記入出力装置への前記アクノリッジ信号
を作成することを特徴とするダイレクトメモリアクセス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18020192A JPH0628301A (ja) | 1992-07-08 | 1992-07-08 | ダイレクトメモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18020192A JPH0628301A (ja) | 1992-07-08 | 1992-07-08 | ダイレクトメモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628301A true JPH0628301A (ja) | 1994-02-04 |
Family
ID=16079171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18020192A Withdrawn JPH0628301A (ja) | 1992-07-08 | 1992-07-08 | ダイレクトメモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100586585B1 (ko) * | 1999-01-25 | 2006-06-02 | 주식회사신도리코 | 병렬 처리 선입선출을 이용한 직접 메모리 액세스 방법 |
-
1992
- 1992-07-08 JP JP18020192A patent/JPH0628301A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100586585B1 (ko) * | 1999-01-25 | 2006-06-02 | 주식회사신도리코 | 병렬 처리 선입선출을 이용한 직접 메모리 액세스 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |