JPH04275763A - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
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- JPH04275763A JPH04275763A JP3059559A JP5955991A JPH04275763A JP H04275763 A JPH04275763 A JP H04275763A JP 3059559 A JP3059559 A JP 3059559A JP 5955991 A JP5955991 A JP 5955991A JP H04275763 A JPH04275763 A JP H04275763A
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- JP
- Japan
- Prior art keywords
- memory
- bus
- control unit
- cpu
- common bus
- Prior art date
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- 238000004891 communication Methods 0.000 claims abstract description 20
- 230000006835 compression Effects 0.000 claims description 10
- 238000007906 compression Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 4
- 239000000872 buffer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ装置に関
する。
する。
【０００２】
【従来の技術】従来のファクシミリ装置は、通常、通信
制御部と、ホスト制御部と、その他の制御部とを分離し
て構成しており、メモリやＩ／Ｏ装置は、各制御部内の
ＣＰＵバスに固定されている。このため各制御部間のメ
モリ内データの送受信や各ＣＰＵ間のデータの受け渡し
は専用インターフェースを用いて行われている。
制御部と、ホスト制御部と、その他の制御部とを分離し
て構成しており、メモリやＩ／Ｏ装置は、各制御部内の
ＣＰＵバスに固定されている。このため各制御部間のメ
モリ内データの送受信や各ＣＰＵ間のデータの受け渡し
は専用インターフェースを用いて行われている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、次のような欠点があった。 （１）メモリやＩ／Ｏ装置を、各制御部毎に専用のＣＰ
Ｕバスに接続して構成するため、ハード構成が大きくな
り、また各制御部間およびメモリやＩ／Ｏ装置間の画像
データや制御データ等のパスが一元的に決まってしまい
、自由度の大きいシステムを構成することが困難である
。 （２）制御部間のデータ受け渡しを専用インタフェース
で行うため、インタフェースを制御するＩ／Ｏ装置が各
制御部で必要となり、またこのインタフェース制御用Ｉ
／Ｏ装置のレジスタ設定またはハンドシェーク等のため
に、通信時間にオーバーヘッドがかかり、全体の通信処
理速度が遅くなってしまう。
来例では、次のような欠点があった。 （１）メモリやＩ／Ｏ装置を、各制御部毎に専用のＣＰ
Ｕバスに接続して構成するため、ハード構成が大きくな
り、また各制御部間およびメモリやＩ／Ｏ装置間の画像
データや制御データ等のパスが一元的に決まってしまい
、自由度の大きいシステムを構成することが困難である
。 （２）制御部間のデータ受け渡しを専用インタフェース
で行うため、インタフェースを制御するＩ／Ｏ装置が各
制御部で必要となり、またこのインタフェース制御用Ｉ
／Ｏ装置のレジスタ設定またはハンドシェーク等のため
に、通信時間にオーバーヘッドがかかり、全体の通信処
理速度が遅くなってしまう。
【０００４】本発明は、通信制御部やホスト制御部等の
各制御部間およびメモリやＩ／Ｏ装置間で効率よく通信
を行うことができ、装置全体の小型化を図ることができ
るファクシミリ装置を提供することを目的とする。
各制御部間およびメモリやＩ／Ｏ装置間で効率よく通信
を行うことができ、装置全体の小型化を図ることができ
るファクシミリ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ＣＰＵを有し
て回線インターフェースを管理する通信制御部と、ＣＰ
Ｕを有して装置のサービス動作を管理するホスト制御部
と、その他のバスマスタを有する制御部とを有するファ
クシミリ装置であって、前記各制御部で共通のバスを設
け、該共通バスにメモリおよびＩ／Ｏ装置を接続し、こ
れらを前記各ＣＰＵを含む複数のバスマスタで任意にア
クセスすることを特徴とする。
て回線インターフェースを管理する通信制御部と、ＣＰ
Ｕを有して装置のサービス動作を管理するホスト制御部
と、その他のバスマスタを有する制御部とを有するファ
クシミリ装置であって、前記各制御部で共通のバスを設
け、該共通バスにメモリおよびＩ／Ｏ装置を接続し、こ
れらを前記各ＣＰＵを含む複数のバスマスタで任意にア
クセスすることを特徴とする。
【０００６】
【実施例】図１は、本発明の一実施例を示すブロック図
である。
である。
【０００７】通信制御部１０は、回線インタフェースを
管理する制御部であり、ホスト制御部１１は、装置のサ
ービス動作を管理する制御部である。また、制御部１２
は、その他の制御部である。以上の各制御部１０〜１２
は、それぞれＣＰＵを有している。
管理する制御部であり、ホスト制御部１１は、装置のサ
ービス動作を管理する制御部である。また、制御部１２
は、その他の制御部である。以上の各制御部１０〜１２
は、それぞれＣＰＵを有している。
【０００８】バス１３は、上記各制御部１０〜１２から
任意にアクセスできる共通バスであり、この共通バス１
３には、メモリ１４と、Ｉ／Ｏポート１５、１６が接続
されている。
任意にアクセスできる共通バスであり、この共通バス１
３には、メモリ１４と、Ｉ／Ｏポート１５、１６が接続
されている。
【０００９】バッファ１７は、通信制御部１０と共通バ
ス１３とを接続／開放するものであり、バッファ１８は
、ホスト制御部１１と共通バス１３とを接続／解放する
ものである。また、バッファ１９は、他の制御部１２と
共通バス１３とを接続／開放するものである。
ス１３とを接続／開放するものであり、バッファ１８は
、ホスト制御部１１と共通バス１３とを接続／解放する
ものである。また、バッファ１９は、他の制御部１２と
共通バス１３とを接続／開放するものである。
【００１０】各バッファ１７〜１９は、共通バス１３の
データバス、アドレスバス、制御線に接続され、データ
バスの部分は、それぞれ入力ラッチ付きのバッファで構
成されている。
データバス、アドレスバス、制御線に接続され、データ
バスの部分は、それぞれ入力ラッチ付きのバッファで構
成されている。
【００１１】また、メモリ１４において、エリア１Ａは
、通信制御部１０のＣＰＵのためのプログラム用ワーク
エリアであり、エリア１Ｂは、ホスト制御部１１のＣＰ
Ｕのためのプログラム用ワークエリアである。また、エ
リア１Ｃは、他の制御部１２のＣＰＵのためのプログラ
ム用ワークエリアであり、エリア１Ｄは、各制御部１０
〜１２のＣＰＵ間のデータを受け渡しするためのエリア
である。さらに、エリア１Ｅは、各制御部１０〜１２が
特に画像処理のために共通にアクセスできるエリアであ
る。
、通信制御部１０のＣＰＵのためのプログラム用ワーク
エリアであり、エリア１Ｂは、ホスト制御部１１のＣＰ
Ｕのためのプログラム用ワークエリアである。また、エ
リア１Ｃは、他の制御部１２のＣＰＵのためのプログラ
ム用ワークエリアであり、エリア１Ｄは、各制御部１０
〜１２のＣＰＵ間のデータを受け渡しするためのエリア
である。さらに、エリア１Ｅは、各制御部１０〜１２が
特に画像処理のために共通にアクセスできるエリアであ
る。
【００１２】各制御部１０〜１２のプログラム用ワーク
エリア１Ａ〜１Ｃは、それぞれ対応する制御部１０〜１
２内のＣＰＵ専用のメモリであり、これらワークエリア
にアクセスする場合には、他のＣＰＵのワークエリアに
アクセスが行われないよう、バッファ１７〜１９のアド
レス接続部分のアドレスビットのいくつかを各制御部１
０〜１２のアドレス空間に応じて固定的にマスクして行
う。
エリア１Ａ〜１Ｃは、それぞれ対応する制御部１０〜１
２内のＣＰＵ専用のメモリであり、これらワークエリア
にアクセスする場合には、他のＣＰＵのワークエリアに
アクセスが行われないよう、バッファ１７〜１９のアド
レス接続部分のアドレスビットのいくつかを各制御部１
０〜１２のアドレス空間に応じて固定的にマスクして行
う。
【００１３】また、エリア１Ｄおよびエリア１Ｅは、各
制御部１０〜１２内の物理メモリ空間を、上記メモリ１
４の物理メモリ空間に対応させて共通にアクセスするこ
とができる。
制御部１０〜１２内の物理メモリ空間を、上記メモリ１
４の物理メモリ空間に対応させて共通にアクセスするこ
とができる。
【００１４】また、原稿を読み取るスキャナ１Ｆと、印
字出力するプリンタ１Ｇとは、ホスト制御部１１に接続
されている。
字出力するプリンタ１Ｇとは、ホスト制御部１１に接続
されている。
【００１５】また、Ｉ／Ｏポート１５には、パーソナル
コンピュータ等の外部装置１Ｈが接続されている。
コンピュータ等の外部装置１Ｈが接続されている。
【００１６】以上の構成において、各制御部１０〜１２
から、共通バス１３に接続されたメモリ１４またはＩ／
Ｏポート１５、１６にデータを書き込む場合には、書き
込みデータは、それぞれのバッファ１７〜１９にラッチ
された後、共通バス１３内のアクセス順序に従ってバッ
ファ１７〜１９から出力され、メモリ１４またはＩ／Ｏ
ポート１５、１６に送られる。
から、共通バス１３に接続されたメモリ１４またはＩ／
Ｏポート１５、１６にデータを書き込む場合には、書き
込みデータは、それぞれのバッファ１７〜１９にラッチ
された後、共通バス１３内のアクセス順序に従ってバッ
ファ１７〜１９から出力され、メモリ１４またはＩ／Ｏ
ポート１５、１６に送られる。
【００１７】このため、ある制御部内のＣＰＵによるメ
モリまたはＩ／Ｏポートへのデータ書込み時には、当該
制御部以外の制御部によるメモリまたはＩ／Ｏポートへ
のアクセス中かどうかにかかわらず、バッファへの書込
みでアクセスを終了することができる。
モリまたはＩ／Ｏポートへのデータ書込み時には、当該
制御部以外の制御部によるメモリまたはＩ／Ｏポートへ
のアクセス中かどうかにかかわらず、バッファへの書込
みでアクセスを終了することができる。
【００１８】また、各制御部１０〜１２から共通バス１
３に接続されたメモリ１４またはＩ／Ｏポート１５、１
６のデータを読み出す場合には、共通バス１３に接続さ
れた各バッファ１７〜１９とメモリ１４またはＩ／Ｏポ
ート１５、１６との間のデータ転送は、パイプライン方
式で高速に行われるため、アクセスの競合による制御部
内のＣＰＵのアクセスサイクルへのウエイト挿入は、従
来の専用メモリ、Ｉ／Ｏポートへのアクセスの場合と同
等に行うことができる。
３に接続されたメモリ１４またはＩ／Ｏポート１５、１
６のデータを読み出す場合には、共通バス１３に接続さ
れた各バッファ１７〜１９とメモリ１４またはＩ／Ｏポ
ート１５、１６との間のデータ転送は、パイプライン方
式で高速に行われるため、アクセスの競合による制御部
内のＣＰＵのアクセスサイクルへのウエイト挿入は、従
来の専用メモリ、Ｉ／Ｏポートへのアクセスの場合と同
等に行うことができる。
【００１９】以上述べた動作に従って、各制御部１０〜
１２は、共通バス１３に接続されたメモリ１４、Ｉ／Ｏ
ポート１５、１６を、あたかも専用のメモリ、Ｉ／Ｏポ
ートとして任意に自由にアクセスすることができる。
１２は、共通バス１３に接続されたメモリ１４、Ｉ／Ｏ
ポート１５、１６を、あたかも専用のメモリ、Ｉ／Ｏポ
ートとして任意に自由にアクセスすることができる。
【００２０】図２は、本発明の他の実施例を示すブロッ
ク図である。
ク図である。
【００２１】この実施例は、共通バスに接続されるＩ／
Ｏ装置として、画像データの符号化または復号化を行う
圧縮／伸長回路２４を設けたものである。
Ｏ装置として、画像データの符号化または復号化を行う
圧縮／伸長回路２４を設けたものである。
【００２２】なお、図２において、通信制御部２０、ホ
スト制御部２１、共通バス２２、メモリ２３、スキャナ
２５、プリンタ２６は、上記実施例の各装置と同様の構
成となっている。
スト制御部２１、共通バス２２、メモリ２３、スキャナ
２５、プリンタ２６は、上記実施例の各装置と同様の構
成となっている。
【００２３】上記構成において、ファクシミリ送信を行
う場合、スキャナ２５で読み込まれた原稿の画像データ
は、ホスト制御部２１で画像処理変換した後、ホスト制
御部２１が、圧縮／伸長回路２４の動作モードを設定し
、圧縮／伸長回路２４で圧縮データに変換してメモリ２
３へ転送する。
う場合、スキャナ２５で読み込まれた原稿の画像データ
は、ホスト制御部２１で画像処理変換した後、ホスト制
御部２１が、圧縮／伸長回路２４の動作モードを設定し
、圧縮／伸長回路２４で圧縮データに変換してメモリ２
３へ転送する。
【００２４】なお、複数枚の原稿をスキャナ２５で読み
取った場合には、複数ページ分の圧縮データがメモリ２
３に蓄積される。
取った場合には、複数ページ分の圧縮データがメモリ２
３に蓄積される。
【００２５】次に、今度は通信制御部２０が、圧縮／伸
長回路２４の動作モードを設定し、メモリ２３に蓄積し
た圧縮データを読み出して圧縮／伸長回路２４に送り、
ここで通信すべき圧縮データに変換した後、通信制御部
２０に取り込んで回線に出力する。
長回路２４の動作モードを設定し、メモリ２３に蓄積し
た圧縮データを読み出して圧縮／伸長回路２４に送り、
ここで通信すべき圧縮データに変換した後、通信制御部
２０に取り込んで回線に出力する。
【００２６】また、ファクシミリ受信を行う場合、回線
から受信された圧縮データは、通信制御部２０が圧縮／
伸長回路２４の動作モードを設定し、圧縮／伸長回路２
４で伸長された後、ホスト制御部２１を介してプリンタ
２６で印字出力される。
から受信された圧縮データは、通信制御部２０が圧縮／
伸長回路２４の動作モードを設定し、圧縮／伸長回路２
４で伸長された後、ホスト制御部２１を介してプリンタ
２６で印字出力される。
【００２７】このように、圧縮／伸長回路２４は、通信
制御部２０とホスト制御部２１とで共有して、動作を切
り換えて使用することができる。
制御部２０とホスト制御部２１とで共有して、動作を切
り換えて使用することができる。
【００２８】なお、上記各実施例では、各制御部のバス
マスタとしてＣＰＵのみを有する場合について説明した
が、ＤＭＡコントローラを有するものを含むものであっ
ても良い。
マスタとしてＣＰＵのみを有する場合について説明した
が、ＤＭＡコントローラを有するものを含むものであっ
ても良い。
【００２９】
【発明の効果】本発明によれば、ＣＰＵ等のバスマスタ
を有するいくつかの制御部に対し、共通にデータをアク
セスできる共通バスを設け、この共通バスに、従来は個
々の制御部で専用し固定に接続していたメモリまたは同
機能のＩ／Ｏ装置を接続して共有化することにより、フ
ァクシミリ装置のハード構成を小型化でき、かつ制御部
間のインタフェースを高速に簡略化して行うことができ
る。
を有するいくつかの制御部に対し、共通にデータをアク
セスできる共通バスを設け、この共通バスに、従来は個
々の制御部で専用し固定に接続していたメモリまたは同
機能のＩ／Ｏ装置を接続して共有化することにより、フ
ァクシミリ装置のハード構成を小型化でき、かつ制御部
間のインタフェースを高速に簡略化して行うことができ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
１０、２０…通信制御部、
１１、２１…ホスト制御部、
１２…他の制御部、
１３、２２…共通バス、
１４、２３…メモリ、
１５、１６…Ｉ／Ｏポート、
１７〜１９…バッファ、
１Ｆ、２５…スキャナ、
１Ｇ、２６…プリンタ、
１Ｈ…外部装置、
２４…圧縮／伸長回路。
Claims (4)
- 【請求項１】 ＣＰＵを有して回線インターフェース
を管理する通信制御部と、ＣＰＵを有して装置のサービ
ス動作を管理するホスト制御部と、その他のバスマスタ
を有する制御部とを有するファクシミリ装置であって、
前記各制御部で共通のバスを設け、該共通バスにメモリ
およびＩ／Ｏ装置を接続し、これらを前記各ＣＰＵを含
む複数のバスマスタで任意にアクセスすることを特徴と
するファクシミリ装置。 - 【請求項２】 請求項１において、共通バスにメモリ
を接続した場合に、該メモリ内の空間を３つのブロック
に分け、これらブロックの１空間を、前記各バスマスタ
で、それぞれ個々に専用プログラム実行のためのワーク
エリアとして使用し、また他の１空間を前記各バスマス
タで互いにデータの受け渡しをするためのエリアとして
使用し、さらに他の１空間を画像処理用の画データメモ
リ空間として使用することを特徴とするファクシミリ装
置。 - 【請求項３】 請求項１において、前記共通バスにＩ
／Ｏ装置として圧縮／伸長回路を接続した場合に、通信
制御部からの前記圧縮／伸長回路へのアクセスとホスト
制御部からのアクセスを切り換えて、通信を行なうこと
を特徴とするファクシミリ装置。 - 【請求項４】 請求項１〜３のいずれか１項において
、前記バスマスタは、ＣＰＵまたはＤＭＡコントローラ
であることを特徴とするファクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05955991A JP3153257B2 (ja) | 1991-03-01 | 1991-03-01 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05955991A JP3153257B2 (ja) | 1991-03-01 | 1991-03-01 | ファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04275763A true JPH04275763A (ja) | 1992-10-01 |
| JP3153257B2 JP3153257B2 (ja) | 2001-04-03 |
Family
ID=13116728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05955991A Expired - Fee Related JP3153257B2 (ja) | 1991-03-01 | 1991-03-01 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153257B2 (ja) |
-
1991
- 1991-03-01 JP JP05955991A patent/JP3153257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3153257B2 (ja) | 2001-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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