JPH1022967A - 回線設定回路 - Google Patents
回線設定回路Info
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- JPH1022967A JPH1022967A JP17089596A JP17089596A JPH1022967A JP H1022967 A JPH1022967 A JP H1022967A JP 17089596 A JP17089596 A JP 17089596A JP 17089596 A JP17089596 A JP 17089596A JP H1022967 A JPH1022967 A JP H1022967A
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Abstract
(57)【要約】
【課題】 メモリのポート数を削減することができ、メ
モリの面積を小さくし、かつ開発及びレイアウトの効率
化を図った回線設定回路を提供する。 【解決手段】 回線設定回路２０は、ランダムアクセス
可能なデータメモリ（ＤＭ）部１１と、データメモリ
（ＤＭ）部１１に対する読み出しアドレスを発生するア
ドレスコントロールメモリ（ＡＣΜ）部２１と、データ
メモリ（ＤＭ）部１１に対する書込みアドレス及びアド
レスコントロールメモリ（ＡＣΜ）部２１に対する読み
出しアドレスを発生するアドレスカウンタ（ＡＣ）部１
３と、読み出しアドレスを一時的に保持しておくレジス
タ回路部２３と、アドレスコントロールメモリ（ＡＣ
Μ）部２１に対しアドレスを設定し、該アドレス値を読
み出す制御回路部２２と、アドレスカウンタ（ＡＣ）部
１３のカウンタ値と制御回路部からの読み出しアドレス
値を比較する比較回路部２４とを備える。
モリの面積を小さくし、かつ開発及びレイアウトの効率
化を図った回線設定回路を提供する。 【解決手段】 回線設定回路２０は、ランダムアクセス
可能なデータメモリ（ＤＭ）部１１と、データメモリ
（ＤＭ）部１１に対する読み出しアドレスを発生するア
ドレスコントロールメモリ（ＡＣΜ）部２１と、データ
メモリ（ＤＭ）部１１に対する書込みアドレス及びアド
レスコントロールメモリ（ＡＣΜ）部２１に対する読み
出しアドレスを発生するアドレスカウンタ（ＡＣ）部１
３と、読み出しアドレスを一時的に保持しておくレジス
タ回路部２３と、アドレスコントロールメモリ（ＡＣ
Μ）部２１に対しアドレスを設定し、該アドレス値を読
み出す制御回路部２２と、アドレスカウンタ（ＡＣ）部
１３のカウンタ値と制御回路部からの読み出しアドレス
値を比較する比較回路部２４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル伝送装
置の回線設定回路に関する。
置の回線設定回路に関する。
【０００２】
【従来の技術】データ通信システムにおいて、多重化技
術を導入し、多重化回線を効率良く有効に利用し、経済
性を高めたシステム運用を図ることは一般的に行われて
いる。
術を導入し、多重化回線を効率良く有効に利用し、経済
性を高めたシステム運用を図ることは一般的に行われて
いる。
【０００３】多重化回線を複数の被多重化回線（チャネ
ル）が共用して利用する場合に用いる多重化方式は、デ
ィジタル伝送においてはタイムスロットと呼ぶ単位時間
で行う。
ル）が共用して利用する場合に用いる多重化方式は、デ
ィジタル伝送においてはタイムスロットと呼ぶ単位時間
で行う。
【０００４】一般に、回線設定機能は、複数の多重信号
内及び多重信号間のタイムスロット変換により実現され
る。
内及び多重信号間のタイムスロット変換により実現され
る。
【０００５】図２は従来のディジタル伝送装置の回線設
定回路の構成を示す図である。
定回路の構成を示す図である。
【０００６】図２において、回線設定回路１０は、ラン
ダムアクセス可能な構成のメモリであるデータメモリ
（ＤＭ）部１１と、ＤＭ部１１に対する読み出しアドレ
スを発生するアドレスコントロールメモリ（ＡＣＭ）部
１２と、ＤＭ部１１に対する書込アドレスやＡＣＭ部１
２に対する読み出しアドレスを発生するアドレスカウン
タ（ＡＣ）部１３と、ＡＣＭ部１２に対しデータを書き
込み、読み出す制御回路部１４とから構成される。
ダムアクセス可能な構成のメモリであるデータメモリ
（ＤＭ）部１１と、ＤＭ部１１に対する読み出しアドレ
スを発生するアドレスコントロールメモリ（ＡＣＭ）部
１２と、ＤＭ部１１に対する書込アドレスやＡＣＭ部１
２に対する読み出しアドレスを発生するアドレスカウン
タ（ＡＣ）部１３と、ＡＣＭ部１２に対しデータを書き
込み、読み出す制御回路部１４とから構成される。
【０００７】上記データメモリ（ＤＭ）部１１は、ラン
ダムアクセス可能な構成のメモリである。
ダムアクセス可能な構成のメモリである。
【０００８】上記アドレスコントロールメモリ（ＡＣ
Μ）部１２は、データメモリ（ＤＭ）部１１に対する読
み出しアドレスを発生する。
Μ）部１２は、データメモリ（ＤＭ）部１１に対する読
み出しアドレスを発生する。
【０００９】上記アドレスカウンタ（ＡＣ）部１３は、
データメモリ（ＤＭ）部１１に対する書込アドレス及び
アドレスコントロールメモリ（ＡＣΜ）部１２に対する
読み出しアドレスを発生する。
データメモリ（ＤＭ）部１１に対する書込アドレス及び
アドレスコントロールメモリ（ＡＣΜ）部１２に対する
読み出しアドレスを発生する。
【００１０】以上の構成において、回線設定されるデー
タ（主信号）はアドレスカウンタ（ＡＣ）部１３からの
書き込みアドレスに従ってシーケンシャルにデータメモ
リ（ＤＭ）部１１に書き込まれ、アドレスコントロール
メモリ（ＡＣΜ）部１２に書かれたＤＭ読み出し用アド
レスを示すデータに従ってランダムにデータメモリ（Ｄ
Ｍ）部１１から読み出されることにより、回線を振り分
けられ、回線設定される。
タ（主信号）はアドレスカウンタ（ＡＣ）部１３からの
書き込みアドレスに従ってシーケンシャルにデータメモ
リ（ＤＭ）部１１に書き込まれ、アドレスコントロール
メモリ（ＡＣΜ）部１２に書かれたＤＭ読み出し用アド
レスを示すデータに従ってランダムにデータメモリ（Ｄ
Ｍ）部１１から読み出されることにより、回線を振り分
けられ、回線設定される。
【００１１】ここで、データメモリ（ＤＭ）部１１はア
ドレスカウンタ（ＡＣ）部１３から与えられる書き込み
アドレスと、アドレスコントロールメモリ（ＡＣΜ）部
１２から与えられる読み出しアドレスの２ポートが必要
で、アドレスコントロールメモリ（ＡＣΜ）部１２はア
ドレスカウンタ（ＡＣ）部１３から与えられる読み出し
アドレスと制御回路部１４から与えられる書き込みアド
レスと読み出しアドレスの３ポートが必要になる。
ドレスカウンタ（ＡＣ）部１３から与えられる書き込み
アドレスと、アドレスコントロールメモリ（ＡＣΜ）部
１２から与えられる読み出しアドレスの２ポートが必要
で、アドレスコントロールメモリ（ＡＣΜ）部１２はア
ドレスカウンタ（ＡＣ）部１３から与えられる読み出し
アドレスと制御回路部１４から与えられる書き込みアド
レスと読み出しアドレスの３ポートが必要になる。
【００１２】一般に、アドレスカウンタ（ＡＣ）部１３
と制御回路部１４は非同期で運用しており、アドレスカ
ウンタ（ＡＣ）部１３からの読み出しアドレスはシーケ
ンシャルにデータの入力速度でビット毎に変化する。制
御回路部１４から来る信号は制御が行われたときのみ設
定・読み出しされる。そのため、アドレスコントロール
メモリ（ＡＣΜ）部１２に書かれているデータをデータ
メモリ（ＤＭ）部１１用と制御回路部１４用に使用する
ためには、アドレスコントロールメモリ（ＡＣΜ）部１
２の読み出しポートを２つに分ける必要がある。
と制御回路部１４は非同期で運用しており、アドレスカ
ウンタ（ＡＣ）部１３からの読み出しアドレスはシーケ
ンシャルにデータの入力速度でビット毎に変化する。制
御回路部１４から来る信号は制御が行われたときのみ設
定・読み出しされる。そのため、アドレスコントロール
メモリ（ＡＣΜ）部１２に書かれているデータをデータ
メモリ（ＤＭ）部１１用と制御回路部１４用に使用する
ためには、アドレスコントロールメモリ（ＡＣΜ）部１
２の読み出しポートを２つに分ける必要がある。
【００１３】
【発明が解決しようとする課題】しかしながらこのよう
な従来のディジタル伝送装置の回線設定回路１０にあっ
ては、上述したように、アドレスコントロールメモリ
（ＡＣΜ）部１２が３ポートとなり、メモリ構成が複雑
になり、ＬＳＩのチップ内でメモリの面積も大きくなっ
てしまう。また、データメモリ（ＤＭ）部１１と違う種
類のメモリを用意する必要があり、開発に手間がかかる
ことやチップのレイアウトが効率的ではないという問題
点があった。
な従来のディジタル伝送装置の回線設定回路１０にあっ
ては、上述したように、アドレスコントロールメモリ
（ＡＣΜ）部１２が３ポートとなり、メモリ構成が複雑
になり、ＬＳＩのチップ内でメモリの面積も大きくなっ
てしまう。また、データメモリ（ＤＭ）部１１と違う種
類のメモリを用意する必要があり、開発に手間がかかる
ことやチップのレイアウトが効率的ではないという問題
点があった。
【００１４】本発明は、メモリのポート数を削減するこ
とができ、メモリの面積を小さくし、かつ開発及びレイ
アウトの効率化を図った回線設定回路を提供することを
目的とする。
とができ、メモリの面積を小さくし、かつ開発及びレイ
アウトの効率化を図った回線設定回路を提供することを
目的とする。
【００１５】
【課題を解決するための手段】本発明に係る回線設定回
路は、ディジタル伝送装置の回線設定回路において、ラ
ンダムアクセス可能なデータメモリ（ＤＭ）と、データ
メモリ（ＤＭ）に対する読み出しアドレスを発生するア
ドレスコントロールメモリ（ＡＣΜ）と、データメモリ
（ＤＭ）に対する書込みアドレス及びアドレスコントロ
ールメモリ（ＡＣΜ）に対する読み出しアドレスを発生
するアドレスカウンタ（ＡＣ）と、読み出しアドレスを
一時的に保持しておくレジスタ回路部と、アドレスコン
トロールメモリ（ＡＣΜ）に対しアドレスを設定し、該
アドレス値を読み出す制御回路部と、アドレスカウンタ
（ＡＣ）のカウンタ値と制御回路部からの読み出しアド
レス値を比較する比較回路部とを備えて構成する。
路は、ディジタル伝送装置の回線設定回路において、ラ
ンダムアクセス可能なデータメモリ（ＤＭ）と、データ
メモリ（ＤＭ）に対する読み出しアドレスを発生するア
ドレスコントロールメモリ（ＡＣΜ）と、データメモリ
（ＤＭ）に対する書込みアドレス及びアドレスコントロ
ールメモリ（ＡＣΜ）に対する読み出しアドレスを発生
するアドレスカウンタ（ＡＣ）と、読み出しアドレスを
一時的に保持しておくレジスタ回路部と、アドレスコン
トロールメモリ（ＡＣΜ）に対しアドレスを設定し、該
アドレス値を読み出す制御回路部と、アドレスカウンタ
（ＡＣ）のカウンタ値と制御回路部からの読み出しアド
レス値を比較する比較回路部とを備えて構成する。
【００１６】また、上記回線設定回路は、アドレスコン
トロールメモリ（ＡＣΜ）に書き込まれているＤＭ読み
出し用アドレスデータを制御回路部に読み出す場合、比
較回路部は、制御回路部からの読み出しアドレスと、ア
ドレスカウンタ（ＡＣ）からアドレスコントロールメモ
リ（ＡＣΜ）に送られるＡＣＭ読み出しアドレスとを比
較し、一致したときにデータ取り込み用信号をレジスタ
回路部に送出し、レジスタ回路部は、データ取り込み用
信号が入力されると、そのタイミングでアドレスコント
ロールメモリ（ＡＣΜ）に書かれたＤＭ読み出し用アド
レスデータを取り込んで制御回路部に送出し、制御回路
部は、読み出すべきデータがレジスタ回路部に書き込ま
れたことを確認し、レジスタ回路部が出力する読み出す
べきアドレスの値を取り込むようにしてもよい。
トロールメモリ（ＡＣΜ）に書き込まれているＤＭ読み
出し用アドレスデータを制御回路部に読み出す場合、比
較回路部は、制御回路部からの読み出しアドレスと、ア
ドレスカウンタ（ＡＣ）からアドレスコントロールメモ
リ（ＡＣΜ）に送られるＡＣＭ読み出しアドレスとを比
較し、一致したときにデータ取り込み用信号をレジスタ
回路部に送出し、レジスタ回路部は、データ取り込み用
信号が入力されると、そのタイミングでアドレスコント
ロールメモリ（ＡＣΜ）に書かれたＤＭ読み出し用アド
レスデータを取り込んで制御回路部に送出し、制御回路
部は、読み出すべきデータがレジスタ回路部に書き込ま
れたことを確認し、レジスタ回路部が出力する読み出す
べきアドレスの値を取り込むようにしてもよい。
【００１７】
【発明の実施の形態】本発明に係るディジタル伝送装置
の回線設定回路は、多重化回線を用いた通信システムに
適用することができる。
の回線設定回路は、多重化回線を用いた通信システムに
適用することができる。
【００１８】図１は本発明の実施形態に係る回線設定回
路の構成を示す図であり、ディジタル伝送装置の回線設
定回路に適用した例である。なお、本実施形態に係る回
線設定回路の説明にあたり図２に示す回線設定回路と同
一構成部分には同一符号を付している。
路の構成を示す図であり、ディジタル伝送装置の回線設
定回路に適用した例である。なお、本実施形態に係る回
線設定回路の説明にあたり図２に示す回線設定回路と同
一構成部分には同一符号を付している。
【００１９】図１において、回線設定回路２０は、ラン
ダムアクセス可能な構成のメモリであるデータメモリ
（ＤＭ）部１１と、ＤＭ部１１に対する読み出しアドレ
スを発生するアドレスコントロールメモリ（ＡＣΜ）部
２１と、ＤＭ部１１に対する書込アドレスやＡＣＭ部２
１に対する読み出しアドレスを発生するアドレスカウン
タ（ＡＣ）部１３と、ＡＣＭ部２１に対しアドレスを設
定し、その値を読み出す制御回路部２２と、読み出しア
ドレスを一時的に保持しておくレジスタ回路部２３、及
びＡＣ部１３のカウンタ値と制御回路部２２からの読み
出しアドレス値を比較する比較回路部２４とから構成さ
れる。
ダムアクセス可能な構成のメモリであるデータメモリ
（ＤＭ）部１１と、ＤＭ部１１に対する読み出しアドレ
スを発生するアドレスコントロールメモリ（ＡＣΜ）部
２１と、ＤＭ部１１に対する書込アドレスやＡＣＭ部２
１に対する読み出しアドレスを発生するアドレスカウン
タ（ＡＣ）部１３と、ＡＣＭ部２１に対しアドレスを設
定し、その値を読み出す制御回路部２２と、読み出しア
ドレスを一時的に保持しておくレジスタ回路部２３、及
びＡＣ部１３のカウンタ値と制御回路部２２からの読み
出しアドレス値を比較する比較回路部２４とから構成さ
れる。
【００２０】上記アドレスカウンタ（ＡＣ）部１３は、
データメモリ（ＤＭ）部１１に対する書込アドレスやア
ドレスコントロールメモリ（ＡＣΜ）部２１に対する読
み出しアドレスを発生する。
データメモリ（ＤＭ）部１１に対する書込アドレスやア
ドレスコントロールメモリ（ＡＣΜ）部２１に対する読
み出しアドレスを発生する。
【００２１】上記アドレスコントロールメモリ（ＡＣ
Μ）部２１は、２ポートのメモリであり、データメモリ
（ＤＭ）部１１に対する読み出しアドレスを発生する。
Μ）部２１は、２ポートのメモリであり、データメモリ
（ＤＭ）部１１に対する読み出しアドレスを発生する。
【００２２】上記レジスタ回路部２３は、読み出しアド
レスを一時的に保持する回路であり、データ取り込み用
信号が入力されると、そのタイミングでアドレスコント
ロールメモリ（ＡＣΜ）部２１に書かれたＤＭ読み出し
用アドレスデータを取り込んで制御回路部２２に送出す
る。
レスを一時的に保持する回路であり、データ取り込み用
信号が入力されると、そのタイミングでアドレスコント
ロールメモリ（ＡＣΜ）部２１に書かれたＤＭ読み出し
用アドレスデータを取り込んで制御回路部２２に送出す
る。
【００２３】上記比較回路部２４は、アドレスカウンタ
（ＡＣ）部１３のカウンタ値と制御回路部２２からの読
み出しアドレス値を比較し、一致したときにデータ取り
込み用信号をレジスタ回路部２３に送出する。
（ＡＣ）部１３のカウンタ値と制御回路部２２からの読
み出しアドレス値を比較し、一致したときにデータ取り
込み用信号をレジスタ回路部２３に送出する。
【００２４】上記制御回路部２２は、アドレスコントロ
ールメモリ（ＡＣΜ）部２１に対しアドレスを設定し、
その値を読み出す制御を行う。
ールメモリ（ＡＣΜ）部２１に対しアドレスを設定し、
その値を読み出す制御を行う。
【００２５】このように、本実施形態に係る回線設定回
路２０は、アドレスコントロールメモリ（ＡＣΜ）部２
１に２ポートのメモリが用いられるとともに、比較回路
部２４及びレジスタ回路部２３が追加された構成となっ
ている。
路２０は、アドレスコントロールメモリ（ＡＣΜ）部２
１に２ポートのメモリが用いられるとともに、比較回路
部２４及びレジスタ回路部２３が追加された構成となっ
ている。
【００２６】以下、上述のように構成されたディジタル
伝送装置の回線設定回路２０の動作を説明する。
伝送装置の回線設定回路２０の動作を説明する。
【００２７】回線設定されるデータは、アドレスカウン
タ（ＡＣ）部１３からの書き込みアドレスに従ってシー
ケンシャルにデータメモリ（ＤＭ）部１１に書き込ま
れ、アドレスコントロールメモリ（ＡＣΜ）部２１に書
かれたＤＭ読み出し用アドレスデータに従ってデータメ
モリ（ＤＭ）部１１から読み出されることにより、回線
を振り分けられ、回線設定される。
タ（ＡＣ）部１３からの書き込みアドレスに従ってシー
ケンシャルにデータメモリ（ＤＭ）部１１に書き込ま
れ、アドレスコントロールメモリ（ＡＣΜ）部２１に書
かれたＤＭ読み出し用アドレスデータに従ってデータメ
モリ（ＤＭ）部１１から読み出されることにより、回線
を振り分けられ、回線設定される。
【００２８】アドレスコントロールメモリ（ＡＣΜ）部
２１に書き込むＤＭ読み出し用アドレスデータは、制御
回路部２２より設定される。
２１に書き込むＤＭ読み出し用アドレスデータは、制御
回路部２２より設定される。
【００２９】アドレスコントロールメモリ（ＡＣΜ）部
２１に書き込まれているＤＭ読み出し用アドレスデータ
を制御回路部２２に読み出すために、まず制御回路部２
２が読み出したいアドレスを出力し、アドレスカウンタ
（ＡＣ）部１３からアドレスコントロールメモリ（ＡＣ
Μ）部２１に送られるＡＣＭ読み出しアドレスを比較回
路部２４で比較し、一致したらデータ取り込み用信号を
レジスタ回路部２３に送出する。
２１に書き込まれているＤＭ読み出し用アドレスデータ
を制御回路部２２に読み出すために、まず制御回路部２
２が読み出したいアドレスを出力し、アドレスカウンタ
（ＡＣ）部１３からアドレスコントロールメモリ（ＡＣ
Μ）部２１に送られるＡＣＭ読み出しアドレスを比較回
路部２４で比較し、一致したらデータ取り込み用信号を
レジスタ回路部２３に送出する。
【００３０】レジスタ回路部２３では、データ取り込み
用信号が入力されると、そのタイミングでアドレスコン
トロールメモリ（ＡＣΜ）部２１に書かれたＤＭ読み出
し用アドレスデータを取り込み、制御回路部２２に送出
する。
用信号が入力されると、そのタイミングでアドレスコン
トロールメモリ（ＡＣΜ）部２１に書かれたＤＭ読み出
し用アドレスデータを取り込み、制御回路部２２に送出
する。
【００３１】制御回路部２２では、読み出したいデータ
がレジスタ回路部２３に書き込まれたことを確認し、レ
ジスタ回路部２３が出力する読み出したいアドレスの値
を取り込む。
がレジスタ回路部２３に書き込まれたことを確認し、レ
ジスタ回路部２３が出力する読み出したいアドレスの値
を取り込む。
【００３２】以上説明したように、本実施形態に係る回
線設定回路２０は、ランダムアクセス可能なデータメモ
リ（ＤＭ）部１１と、データメモリ（ＤＭ）部１１に対
する読み出しアドレスを発生するアドレスコントロール
メモリ（ＡＣΜ）部２１と、データメモリ（ＤＭ）部１
１に対する書込みアドレス及びアドレスコントロールメ
モリ（ＡＣΜ）部２１に対する読み出しアドレスを発生
するアドレスカウンタ（ＡＣ）部１３と、読み出しアド
レスを一時的に保持しておくレジスタ回路部２３と、ア
ドレスコントロールメモリ（ＡＣΜ）部２１に対しアド
レスを設定し、該アドレス値を読み出す制御回路部２２
と、アドレスカウンタ（ＡＣ）部１３のカウンタ値と制
御回路部からの読み出しアドレス値を比較する比較回路
部２４とを備え、アドレスコントロールメモリ（ＡＣ
Μ）部２１に書き込まれているＤＭ読み出し用アドレス
データを制御回路部２２に読み出す際、比較回路部２４
は、制御回路部２２からの読み出しアドレスと、アドレ
スカウンタ（ＡＣ）部１３からアドレスコントロールメ
モリ（ＡＣΜ）部２１に送られるＡＣＭ読み出しアドレ
スとを比較し、一致したときにデータ取り込み用信号を
レジスタ回路部２３に送出し、レジスタ回路部２３は、
データ取り込み用信号が入力されると、そのタイミング
でアドレスコントロールメモリ（ＡＣΜ）部２１に書か
れたＤＭ読み出し用アドレスデータを取り込んで制御回
路部２２に送出し、制御回路部２２は、読み出すべきデ
ータがレジスタ回路部２３に書き込まれたことを確認
し、レジスタ回路部２３が出力する読み出すべきアドレ
スの値を取り込むようにしているので、２ポートのメモ
リで回線設定回路を構成することができ、従来例の３ポ
ートのメモリを用いる場合と比較してメモリの面積を小
さくし、かつ開発及びレイアウトの効率化を図ることが
できる。
線設定回路２０は、ランダムアクセス可能なデータメモ
リ（ＤＭ）部１１と、データメモリ（ＤＭ）部１１に対
する読み出しアドレスを発生するアドレスコントロール
メモリ（ＡＣΜ）部２１と、データメモリ（ＤＭ）部１
１に対する書込みアドレス及びアドレスコントロールメ
モリ（ＡＣΜ）部２１に対する読み出しアドレスを発生
するアドレスカウンタ（ＡＣ）部１３と、読み出しアド
レスを一時的に保持しておくレジスタ回路部２３と、ア
ドレスコントロールメモリ（ＡＣΜ）部２１に対しアド
レスを設定し、該アドレス値を読み出す制御回路部２２
と、アドレスカウンタ（ＡＣ）部１３のカウンタ値と制
御回路部からの読み出しアドレス値を比較する比較回路
部２４とを備え、アドレスコントロールメモリ（ＡＣ
Μ）部２１に書き込まれているＤＭ読み出し用アドレス
データを制御回路部２２に読み出す際、比較回路部２４
は、制御回路部２２からの読み出しアドレスと、アドレ
スカウンタ（ＡＣ）部１３からアドレスコントロールメ
モリ（ＡＣΜ）部２１に送られるＡＣＭ読み出しアドレ
スとを比較し、一致したときにデータ取り込み用信号を
レジスタ回路部２３に送出し、レジスタ回路部２３は、
データ取り込み用信号が入力されると、そのタイミング
でアドレスコントロールメモリ（ＡＣΜ）部２１に書か
れたＤＭ読み出し用アドレスデータを取り込んで制御回
路部２２に送出し、制御回路部２２は、読み出すべきデ
ータがレジスタ回路部２３に書き込まれたことを確認
し、レジスタ回路部２３が出力する読み出すべきアドレ
スの値を取り込むようにしているので、２ポートのメモ
リで回線設定回路を構成することができ、従来例の３ポ
ートのメモリを用いる場合と比較してメモリの面積を小
さくし、かつ開発及びレイアウトの効率化を図ることが
できる。
【００３３】したがって、このような優れた特長を有す
る回線設定回路を、ディジタル伝送装置に適用すれば、
この装置のメモリ部においてより低コスト化を図ること
ができる。
る回線設定回路を、ディジタル伝送装置に適用すれば、
この装置のメモリ部においてより低コスト化を図ること
ができる。
【００３４】なお、本実施形態に係る回線設定回路を、
例えば多重化回線を用いた通信システムに適用すること
もできるが、データメモリ（ＤＭ）に対する読み出しア
ドレスを発生するアドレスコントロールメモリ（ＡＣ
Μ）を用いた回線設定回路であれば全ての装置に適用可
能であることは言うまでもない。
例えば多重化回線を用いた通信システムに適用すること
もできるが、データメモリ（ＤＭ）に対する読み出しア
ドレスを発生するアドレスコントロールメモリ（ＡＣ
Μ）を用いた回線設定回路であれば全ての装置に適用可
能であることは言うまでもない。
【００３５】また、上記回線設定回路を構成するメモリ
等の種類やポート数、データのｂｉｔ数などは上述の実
施形態に限られないことは言うまでもない。
等の種類やポート数、データのｂｉｔ数などは上述の実
施形態に限られないことは言うまでもない。
【００３６】
【発明の効果】本発明に係る回線設定回路では、ランダ
ムアクセス可能なデータメモリ（ＤＭ）と、データメモ
リ（ＤＭ）に対する読み出しアドレスを発生するアドレ
スコントロールメモリ（ＡＣΜ）と、データメモリ（Ｄ
Ｍ）に対する書込みアドレス及びアドレスコントロール
メモリ（ＡＣΜ）に対する読み出しアドレスを発生する
アドレスカウンタ（ＡＣ）と、読み出しアドレスを一時
的に保持しておくレジスタ回路部と、アドレスコントロ
ールメモリ（ＡＣΜ）に対しアドレスを設定し、該アド
レス値を読み出す制御回路部と、アドレスカウンタ（Ａ
Ｃ）のカウンタ値と制御回路部からの読み出しアドレス
値を比較する比較回路部とを備えて構成しているので、
メモリのポート数を削減することができ、ポート数の少
ないメモリを使用してメモリの面積を小さくし、かつ開
発及びレイアウトの効率化を図ることができる。
ムアクセス可能なデータメモリ（ＤＭ）と、データメモ
リ（ＤＭ）に対する読み出しアドレスを発生するアドレ
スコントロールメモリ（ＡＣΜ）と、データメモリ（Ｄ
Ｍ）に対する書込みアドレス及びアドレスコントロール
メモリ（ＡＣΜ）に対する読み出しアドレスを発生する
アドレスカウンタ（ＡＣ）と、読み出しアドレスを一時
的に保持しておくレジスタ回路部と、アドレスコントロ
ールメモリ（ＡＣΜ）に対しアドレスを設定し、該アド
レス値を読み出す制御回路部と、アドレスカウンタ（Ａ
Ｃ）のカウンタ値と制御回路部からの読み出しアドレス
値を比較する比較回路部とを備えて構成しているので、
メモリのポート数を削減することができ、ポート数の少
ないメモリを使用してメモリの面積を小さくし、かつ開
発及びレイアウトの効率化を図ることができる。
【図１】本発明を適用した実施形態に係る回線設定回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】従来の回線設定回路の構成を示すブロック図で
ある。
ある。
１１ データメモリ（ＤＭ）部、１３ アドレスカウン
タ（ＡＣ）部、２０ 回線設定回路、２１ アドレスコ
ントロールメモリ（ＡＣΜ）部、２２制御回路部、２３
レジスタ回路部、２４ 比較回路部
タ（ＡＣ）部、２０ 回線設定回路、２１ アドレスコ
ントロールメモリ（ＡＣΜ）部、２２制御回路部、２３
レジスタ回路部、２４ 比較回路部
Claims (2)
- 【請求項１】 ディジタル伝送装置の回線設定回路にお
いて、 ランダムアクセス可能なデータメモリ（ＤＭ）と、 前記データメモリ（ＤＭ）に対する読み出しアドレスを
発生するアドレスコントロールメモリ（ＡＣΜ）と、 前記データメモリ（ＤＭ）に対する書込みアドレス及び
前記アドレスコントロールメモリ（ＡＣΜ）に対する読
み出しアドレスを発生するアドレスカウンタ（ＡＣ）
と、 前記読み出しアドレスを一時的に保持しておくレジスタ
回路部と、 前記アドレスコントロールメモリ（ＡＣΜ）に対しアド
レスを設定し、該アドレス値を読み出す制御回路部と、 前記アドレスカウンタ（ＡＣ）のカウンタ値と前記制御
回路部からの読み出しアドレス値を比較する比較回路部
とを備えたことを特徴とする回線設定回路。 - 【請求項２】 上記請求項１記載の回線設定回路におい
て、 前記アドレスコントロールメモリ（ＡＣΜ）に書き込ま
れているＤＭ読み出し用アドレスデータを前記制御回路
部に読み出す場合、 前記比較回路部は、前記制御回路部からの読み出しアド
レスと、前記アドレスカウンタ（ＡＣ）から前記アドレ
スコントロールメモリ（ＡＣΜ）に送られるＡＣＭ読み
出しアドレスとを比較し、一致したときにデータ取り込
み用信号をレジスタ回路部に送出し、 前記レジスタ回路部は、前記データ取り込み用信号が入
力されると、そのタイミングで前記アドレスコントロー
ルメモリ（ＡＣΜ）に書かれたＤＭ読み出し用アドレス
データを取り込んで前記制御回路部に送出し、 前記制御回路部は、読み出すべきデータが前記レジスタ
回路部に書き込まれたことを確認し、前記レジスタ回路
部が出力する読み出すべきアドレスの値を取り込むこと
を特徴とする回線設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17089596A JPH1022967A (ja) | 1996-07-01 | 1996-07-01 | 回線設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17089596A JPH1022967A (ja) | 1996-07-01 | 1996-07-01 | 回線設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022967A true JPH1022967A (ja) | 1998-01-23 |
Family
ID=15913318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17089596A Withdrawn JPH1022967A (ja) | 1996-07-01 | 1996-07-01 | 回線設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022967A (ja) |
-
1996
- 1996-07-01 JP JP17089596A patent/JPH1022967A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |