KR0151240B1 - 전전자 교환기 신호장치내 로컬 메모리 억세스 회로 - Google Patents
전전자 교환기 신호장치내 로컬 메모리 억세스 회로 Download PDFInfo
- Publication number
- KR0151240B1 KR0151240B1 KR1019940039453A KR19940039453A KR0151240B1 KR 0151240 B1 KR0151240 B1 KR 0151240B1 KR 1019940039453 A KR1019940039453 A KR 1019940039453A KR 19940039453 A KR19940039453 A KR 19940039453A KR 0151240 B1 KR0151240 B1 KR 0151240B1
- Authority
- KR
- South Korea
- Prior art keywords
- local memory
- access
- audible tone
- fpga
- port
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
본 발명은 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 관한 것이다.
종래의 로컬 메모리 억세스 회로에서는 하나의 메모리를 경제적으로 사용했으나 많은 버퍼와 래치를 사용하여 구성하였으므로 신호 장치의 보드를 FPGA를 사용하여 재구성할 때 버퍼와 래치는 FPGA에 집적하기에 어려움이 따라서 회로보드의 구성이 비효율적으로 된다는 문제점이 있었다.
본 발명에 따른 로컬 메모리 억세스 회로에 의하면, 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 구비되는 버퍼와 래치의 갯수를 감소시키므로 FPGA를 사용한 회로 구현시에 회로보드의 구성을 효율적으로 하게 된다.
Description
제1도는 종래의 전전자 교환기 신호장치내 로컬 메모리 억세스 회로를 나타낸 구성 블럭도.
제2도는 본 발명의 실시예에 따른 전전자 교환기 신호장치내 로컬 메모리 억세스 회로를 나타낸 구성 블럭도.
* 도면의 주요부분에 대한 부호의 설명
60 : FPGA(Field Programmable Gate Array)
71, 72 : 버퍼 80 : 로컬 메모리
본 발명은 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 관한 것으로, 특히 간략화된 회로구성을 이용하여 전전자 교환기 신호장치내에 구비되는 로컬 메모리를 다수의 포트가 효율적으로 억세스할 수 있도록 하는 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 관한 것이다.
일반적인 전전자 교환기 신호장치내 로컬 메모리 억세스 회로는 제1도에 도시된 바와 같이, 로컬 메모리 제어부(10)와, 로컬 메모리(20)와, 3개의 버퍼(31, 32, 33)와, 3개의 판독 래치(41, 42, 43)와, 2개의 기록 래치(51, 52)를 포함하여 이루어져 있다.
해당 로컬 메모리 억세스 회로는 시분할 제어방식을 사용하여 주제어부, TD-버스 정합부 및 가청톤 송출부의 각 포트에서 하나의 로컬 메모리(20)를 데이타의 충돌없이 억세스(Access)하기 위해서, 해당 로컬 메모리 제어부(10)는 해당 전전자 교환기의 신호 장치 내 30(MHz)의 클럭을 사용하여 해당 3개 포트의 로컬 메모리(20)에 대한 억세스 요구를 내부에서 세 종류의 신호로 동기화하는데, 즉 주제어부의 포트에 관련된 로컬 메모리(20)에 대한 억세스 요구의 주제어부억세스요구신호(CRQ*)와, TD-버스정합부의 포트에 관련된 로컬 메모리(20)에 대한 억세스 요구의 TD-버스정합부억세스요구신호(TDRQ*)와, 가청톤 송출부의 포트에 관련한 로컬 메모리(20)에 대한 억세스 요구의 가청톤송출부억세스요구신호(SNDRQ*)로 동기화 한다.
또한, 상기 3개의 버퍼(31, 32, 33)는 상기 3개의 포트에 대응하는 어드레스 버스의 어드레스 충돌을 막는 역할을 수행하여, 상기 다섯 개의 래치(41~43, 51, 52)는 입출력 데이타의 분리 및 유지를 수행하는 역할한다.
이상과 같이 구성된 종래의 로컬 메모리 억세스 회로의 동작은 제1도로부터 알 수 있는 바와 같이, 먼저 상기 로컬 메모리 제어부(10)는 내부에서 상기 3개 포트의 로컬 메모리(20)에 대한 억세스 요구를 상기 세 종류의 신호(CRQ*, TDRQ*, SNDRQ*)로 동기화한다.
첫 번째로, 주제어부의 판독 또는 기록 신호가 활성화되면, 상기 로컬 메모리 제어부(10)는 상기 주제어부억세스요구신호(CRQ*)를 활성화시켜 주제어부 포트의 로컬 메모리(20)에 대한 억세스가 요구되었음을 표시한다.
두 번째로, TD-버스 정합부의 판독 또는 기록 신호가 활성화되면, 상기 로컬 메모리(20)는 상기 TD-버스정합부억세스요구신호(TDRQ*)를 활성화시켜 TD-버스 정합부 포트의 로컬 메모리(20)에 대한 억세스가 요구되었음을 표시한다.
세 번째로, 가청톤 송출부의 판독 신호가 활성화되면, 상기 로컬 메모리 제어부(10)는 상기 가청톤송출부억세스요구신호(SNDRQ*)를 활성화시켜 가청톤 송출부 포트의 로컬 메모리(20)에 대한 억세스가 요구되었음을 표시한다.
그리고, 상기 로컬 메모리 제어부(10)는 상기 3개의포트에 대해 우선 순위를 부여하여 로컬 메모리(20)에 대한 억세스를 수행하도록 제어하는데, 해당 우선 순위는 주제어부, TD-버스 정합부 및 가청톤 송출부의 순이며, 버스이 할당은 현재의 사이클(Cycle)이 끝나거나 또는 이전에 로컬 메모리(20)의 동작이 없어 어드레스 버스의 할당이 가능한 순간에 대항하는 우선 순위에 의해 이루어진다.
즉, 상기 주제어부억세스요구신호(CRQ*)가 활성화되면 주제어부에게 어드레스 버스가 할당되고, 상기 주제어부억세스요구신호(CRQ*)가 활성화되지 않은 경우에는 상기 TD-버스정합부억세스요구신호(TDRQ*)가 활성화되면 TD-버스 정합부에게 어드레스 버스가 할당되고, 상기 TD-버스정합부억세스요구신호(TDRQ*)도 활성화되지 않은 경우에 상기 가청톤송출부억세스요구신호(SNDRQ*)가 활성화되면 가청톤 송출부에게 어드레스 버스가 할당된다.
이에, 주제어부, TD-버스 정합부 및 가청톤 송출부의 포트는 상기 어드레스 버스를 할당받으면 일반적인 메모리의 판독 및 기록 동작과 동일하게 로컬 메모리(20)를 억세스하게 된다.
그런데, 전전자 교환기의 성능을 크게 개선하기 위해서는 TTL(Transistor - Transistor Logic) 로직 칩으로 회로를 구성하기보다는 FPGA(Field Programmable Gate Array)를 사용하여 보드의 집적도를 높여야 하는데, 이상에서 설명한 바와 같은 종래의 로컬 메모리 억세스 회로에서는 하나의 메모리를 경제적으로 사용했으나 많은 버퍼와 래치를 사용하여 구성하였으므로 FPGA를 사용하여 신호 장치의 보드를 재구성할 때 버퍼와 래치는 FPGA에 집적하기에 어려움이 따라서 회로보드의 구성이 비효율적으로 된다는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해소하기 위한 것으로서, 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 구비되는 버퍼와 래치의 갯수를 감소시킴으로써 FPGA를 사용한 회로 구현시에 회로보드의 구성을 효율적으로 하도록 하는 전전자 교환기 신호장치내 로컬 메모리 억세스 회로를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 특징은, 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 있어서, 이중포트 RAM으로 이루어진 로컬메모리를 구비하고, 주제어부와 가청톤 송출부가 상기 로컬메모리의 제1포토를 억세스하고, TD-버스 정합부가 상기 로컬메모리의 제2포토를 억세스하되; 상기 주제어부로 부터 인가되는 어드레스를 상기 로컬메모리에 입력하는 제1버퍼와, 상기 가청톤 송출부로 부터 인가되는 어드레스를 상기 로컬메모리에 입력하는 제2버퍼와, 상기 로컬메모리의 데이타 기록 및 판독 동작을 제어하고 상기 주제어부 및 가청톤 송출부와 상기 로컬메모리 사이에 입출력되는 데이타를 디코딩하고 상기 제1 및 제2버퍼의 동작을 제어하는 FPGA를 구비하는데 있다.
이하 첨부된 도면을 참고하여 본 발명에 따른 전전자 교환기 신호장치내 로컬 메모리 억세스 회로의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예에 따른 전전자 교환기 신호장치내 로컬 메모리 억세스 회로는 제2도에 도시된 바와 같이, FPGA(60)와, 2개의 버퍼(71, 72)와, 로컬 메모리(80)를 포함하여 이루어 진다.
본 발명은 로컬메모리(80)를 이중 포트 RAM(Ramdon Access Memory)으로 구현하여, 주제어부와 가청톤 송출부는 로컬메모리(80)의 한쪽 포트를 통해 시분할 방식으로 로컬메모리(80)를 억세스하고, TD-버스 정합부는 로컬 메모리(80)의 나머지 다른 한 포트를 사용하여 억세스하도록 구성된다. 그리고, 해당 주제어부와 가청톤 송출부에 대한 데이타 버스의 데이타는 FPGA(60)에서 디코딩(Decoding)되고, 해당 로컬 메모리(80)에 대한 억세스의 제어도 FPGA(60)에서 수행한다. 또한, 종래에는 주제어부, TD-버스 정합부 및 가청톤 송출부의 3개 포트가 로컬메모리를 시분할로 억세스 하였으나, 본 발명에서는 주제어부와 가청톤 송출부의 2개 포트가 로컬메모리(80)를 시분할로 억세스하므로 억세스 속도가 종래의 구성보다는 느린 메모리소자를 사용하여도 무방하다.
이상과 같이 구성된 본 발명에 따른 로컬 메모리 억세스 회로의 동작을 설명한다.
제2도로부터 알 수 있는 바와 같이, 먼저 TD-버스 정합부에 대해 설명하면, 해당 TD-버스 정합부는 로컬메모리(80)의 1개 포트에 접속되는데, 일반적인 방법으로 어드레스 버스와 데이타 버스를 통해 이중 포트 RAM인 로컬 메모리(80)에 대해 데이타를 판독하거나 기록하는 동작을 수행한다.
그리고, 상기 로컬 메모리(80)의 나머지 한 포트는 주제어부와 가청톤 송출부가 시분할 방식으로 억세스한다.
또한, 상기 주제어부와 가청톤 송출부에 대한 어드레스 버스에서의 어드레스 충돌을 막기 위해서 FPGA(60)에 의해 제어되는 2개의 버퍼(71, 72)를 두어 분리하였는데, 즉 상기 주제어부의 어드레스는 제1버퍼(71)를 통하여 인가되고, 상기 가청톤 송출부의 어드레스는 제2버퍼(72)를 통해 인가되고, FPGA(60)의 제어에 따라 시분할 방식으로 상기 로컬 메모리(80)를 억세스하여 로컬메모리(80)에 대해 데이타를 판독 또는 기록하며, 입출력 데이타는 해당 FPGA(60)에서 분리되어 사용하게 된다.
FPGA(60)는 상기 주제어부와 가청톤 송출부의 억세스 요구에 대하여 두 종류의 신호인 주제어부억세스요구신호(CRQ*)와 가청톤송출부억세스요구신호(SNDRQ*)로 동기화한다.
즉, 첫 번째로 상기 주제어부의 판독 또는 기록 신호가 활성화되면, 상기 FPGA(60)는 주제어부억세스요구신호(CRQ*)를 활성화시켜 주제어부 포트로 부터 로컬 메모리(80)에 대한 억세스 요구가 발생되었음을 표시한다.
두 번째로, 가청톤 송출부의 판독 신호가 활성화되면, FPGA(60)는 상기 가청톤송출부억세스요구신호(SNDRQ*)를 활성화시켜 가청톤 송출부 포트로 부터 로컬 메모리(80)에 대한 억세스 요구가 발생되었음을 표시한다.
또한, 상기 FPGA(60)는 상기 2개의 포트에 대해 우선 순위를 부여하여 로컬메모리(80)를 억세스하도록 제어하는데, 해당 우선 순위는 주제어부와 가청톤 송출부 중에서 주에어부에 우선 순위를 두어 로컬메모리(80)를 억세스하도록 제어한다. 버스의 할당은 현재의 사이클이 끝나거나 또는 이전에 상기 로컬 메모리(80)의 동작이 없어 어드레스 버스의 할당이 가능한 순간에 해당하는 우선순위에 의해 이루어진다.
즉, 주제어부와 가청톤 송출부는 우선 순위에 의해 로컬메모리(80)의 한쪽 포트를 억세스하는데, 상기 주제어부억세스요구신호(CRQ*)가 활성화되면 주제어부에 대해 어드레스 버스가 할당되고, 상기 주제어부억세스요구신호(CRQ*)가 활성화되지 않은 경우에는 가청톤송출부억세스요구신호(SNDRQ*)가 활성화되면 가청톤 송출부에 대해 어드레스 버스가 할당된다.
이에, 주제어부와 가청톤 송출부가 상기 어드레스 버스를 할당받으면 일반적인 메모리의 판독 및 기록 동작과 동일하게 로컬메모리(80)를 억세스하게 된다. 또한, TD-버스 정합부는 로컬메모리(80)의 나머지 포트를 통해 억세스하여 로컬메모리(80)에 대하여 데이타를 기록, 판독하는 동작을 수행한다.
이상에서 설명한 바와 같이, 본 발명에 따른 로컬 메모리 억세스 회로에 의하면, 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 구비되는 버퍼와 래치의 갯수를 감소시키므로 FPGA를 사용한 회로 구현시에 회로보드의 구성을 효율적으로 하게 된다.
Claims (1)
- 전전자 교환기 신호장치내 로컬 메모리 억세스 회로에 있어서, 이중포트 RAM으로 이루어진 로컬메모리(80)를 구비하고, 주제어부와 가청톤 송출부가 상기 로컬메모리(80)의 제1포토를 억세스하고, TD-버스 정합부가 상기 로컬메모리(80)의 제2포토를 억세스하되; 상기 주제어부로 부터 인가되는 어드레스를 상기 로컬메모리(80)에 입력하는 제1버퍼(71)와, 상기 가청톤 송출부로 부터 인가되는 어드레스를 상기 로컬메모리(80)에 입력하는 제2버퍼(72)와, 상기 로컬메모리(80)의 데이타 기록 및 판독 동작을 제어하고 상기 주제어부 및 가청톤 송출부와 상기 로컬메모리(80) 사이에 입출력되는 데이타를 디코딩하고 상기 제1 및 제2버퍼(71, 72)의 동작을 제어하는 FPGA(60)를 구비하는 것을 특징으로 하는 전전자 교환기 신호장치내 로컬 메모리 억세스 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039453A KR0151240B1 (ko) | 1994-12-30 | 1994-12-30 | 전전자 교환기 신호장치내 로컬 메모리 억세스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039453A KR0151240B1 (ko) | 1994-12-30 | 1994-12-30 | 전전자 교환기 신호장치내 로컬 메모리 억세스 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960028619A KR960028619A (ko) | 1996-07-22 |
| KR0151240B1 true KR0151240B1 (ko) | 1998-11-02 |
Family
ID=19405553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940039453A KR0151240B1 (ko) | 1994-12-30 | 1994-12-30 | 전전자 교환기 신호장치내 로컬 메모리 억세스 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151240B1 (ko) |
-
1994
- 1994-12-30 KR KR1019940039453A patent/KR0151240B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960028619A (ko) | 1996-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7650448B2 (en) | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures | |
| US7337249B2 (en) | I/O and memory bus system for DFPS and units with two- or multi-dimensional programmable cell architectures | |
| US5481678A (en) | Data processor including selection mechanism for coupling internal and external request signals to interrupt and DMA controllers | |
| KR0151240B1 (ko) | 전전자 교환기 신호장치내 로컬 메모리 억세스 회로 | |
| EP0122684B1 (en) | Electronic switching system | |
| KR0155527B1 (ko) | 복합 멀티미디어 보드의 pc 정합방법 및 그 장치 | |
| KR0141288B1 (ko) | 내부버스 확장형태를 갖는 이중화된 제어장치 | |
| KR960013975B1 (ko) | 전전자 교환 시스템 신호 서비스 장치의 메모리 입출력 회로 및 그 방법 | |
| KR0126417B1 (ko) | 다중채널 입출력 제어장치 | |
| KR900003590B1 (ko) | 원 보드 메모리의 듀얼 포트 제어회로 | |
| KR960008563Y1 (ko) | 병렬버스의 제어장치 | |
| KR100263187B1 (ko) | 스태이틱 램을 이용한 시그널링시스템 넘버.7 신호처리장치 | |
| JPH0222938A (ja) | タイムスロット切替方法 | |
| KR970008526B1 (ko) | 시스템간의 데이타 공유를 위한 인터페이스 장치 | |
| JPH07321640A (ja) | プログラマブル論理回路 | |
| JPH1022967A (ja) | 回線設定回路 | |
| JPH04260154A (ja) | データ転送システム | |
| JPH06338911A (ja) | データ通信装置 | |
| JPH0758947B2 (ja) | タイムスロット割当データ設定制御方式 | |
| JPH01183757A (ja) | コンピュータシステムのバス拡張装置 | |
| GB2134753A (en) | Electronic switching system | |
| JPH07121463A (ja) | データ通信制御方式 | |
| JPH11296474A (ja) | バス構成方式およびバス信号分配方法 | |
| GB2229557A (en) | Accessing an addressable memory | |
| JPH06149727A (ja) | データバス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050330 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |