KR100263187B1

KR100263187B1 - 스태이틱 램을 이용한 시그널링시스템 넘버.7 신호처리장치

Info

Publication number: KR100263187B1
Application number: KR1019970078145A
Authority: KR
Inventors: 배일환
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2000-08-01
Also published as: KR19990058062A

Abstract

본 발명은 시그널링시스템 NO.7 신호처리장치에 관한 것으로, 특히 시그널링시스템 NO.7 프로세서간의 데이터 통신을 SRAM을 이용하여 수행하는 장치에 관한 것이다. 종래 시그널링시스템 NO.7 신호처리장치가 시그널링시스템 NO.7 프로세서간의 통신을 쌍방향 RAM인 DPRAM으로 구성하므로써 가격이 비싼 단점을 해결하기 위하여 본 발명은 가격이 매우 저렴한 SRAM을 이용하여 시그널링시스템 NO.7 프로세서간의 데이터 통신을 수행하고, 또한 종래의 시그널링시스템 NO.7 신호처리장치보다 많은 링크를 동시에 처리가능한 장치이다. 이러한 본 발명에 따른 시그널링시스템 NO.7 신호처리장치를 구현하기 위하여 본 발명은 주프로세서와 다수의 시그널링 시스템 넘버.7 프로세서를 구비하고, 스태이틱 램을 이용하는 시그널링시스템 넘버.7 신호처리장치에 있어서, 상기 주프로세서의 어드레스, 데이터 및 제어신호가 주프로세서로부터의 버퍼인 제1버퍼를 통해서 스태이틱 램으로 연결되고, 상기 시그널링시스템 넘버.7 프로세서의 어드레스, 데이터 및 제어신호가 시그널링시스템 넘버.7 프로세서로부터의 버퍼인 제2버퍼를 통해서 상기 스태이틱 램으로 연결되며, 이때 상기 주프로세서의 어드레스, 데이터 및 제어신호가 타임스위치, 속도변환기, 시그널링시스템 넘버.7 프로세서, 인터럽트제어기, 읽기전용 메모리 및 읽기쓰기 메모리로 연결되며, 다수의 스태이틱 램과 우선권제어로직을 구성하여 상기 주프로세서와 시그널링시스템 넘버.7 프로세서의 양쪽 프로세서간의 데이터 통신을 수행하며, 이때 양쪽 프로세서간의 데이터 통신을 수행하기 위한 상기 스태이틱 램과의 연결을 우선권제어로직의 제어에 의해 제1버퍼 및 제 2버퍼를 통해 이루어지며, 상기 양쪽 프로세서로부터 동시에 상기 스태이틱 램을 억세스하는 경우 클럭발생기의 클럭을 이용하여 한쪽 프로세서에서만 억세스되도록 하는 상기 우선권제어로직의 억세스우선권 결정에 따른 버퍼 제어에 의해 어느 한 쪽을 먼저 억세스한 후 다른 쪽을 억세스함을 특징으로 한다.

Description

스태이틱 램을 이용한 시그널링시스템 넘버.7 신호처리장치

본 발명은 시그널링시스템 NO.7 신호처리장치에 관한 것으로, 특히 시그널링시스템 NO.7 프로세서간의 데이터 통신을 SRAM을 이용하여 수행하는 장치에 관한 것이다.

종래 시그널링시스템 NO.7 신호처리장치의 신호처리방식은 주프로세서(Main Processor)와 시그널링시스템 NO.7 프로세서간의 통신을 쌍방향 램(DPRAM: Dual Port Random Access Memory)을 이용한 방식이었다. 도 1을 참조하여 종래 시그널링시스템 NO.7 신호처리장치의 신호처리방식을 설명하면;

도 1은 종래 DPRAM을 이용한 시그널링시스템 NO.7 신호처리장치의 구성도로서,

종래 시그널링시스템 NO.7 신호처리장치는 링크당 쌍방향 램(DPRAM) (117a~117d) 4개로 구성된다. 상기 4개의 쌍방향 램(DPRAM)중 2개는 수신용이고, 2개는 송신용이다. 상기 쌍방향 램(DPRAM)(117a~117d)은 양쪽에 어드레스, 데이터 및 제어신호가 있어 회로구성이 쉽고, 장치당 4개의 링크까지 처리 가능하다.

하지만 상기의 종래 DPRAM을 이용한 시그널링시스템 NO.7 신호처리장치는 링크당 4개의 쌍방향 램(DPRAM)으로 구성되어 자재비가 많이 소요되며, 상기 쌍방향 램(DPRAM)의 메모리 사이즈가 작아 링크당 부품 수량을 많이 해야 하는 문제점이 있었다.

따라서 본 발명의 목적은 가격이 매우 저렴한 SRAM을 이용하여 시그널링시스템 NO.7 프로세서간의 데이터 통신을 수행하고, 또한 종래의 시그널링시스템 NO.7 신호처리장치보다 많은 링크를 동시에 처리가능한 시그널링시스템 NO.7 신호처리장치를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명은 주프로세서와 다수의 시그널링 시스템 넘버.7 프로세서를 구비하고, 스태이틱 램을 이용하는 시그널링시스템 넘버.7 신호처리장치에 있어서, 상기 주프로세서의 어드레스, 데이터 및 제어신호가 주프로세서로부터의 버퍼인 제1버퍼를 통해서 스태이틱 램으로 연결되며, 상기 시그널링시스템 넘버.7 프로세서의 어드레스, 데이터 및 제어신호가 시그널링시스템 넘버.7 프로세서로부터의 버퍼인 제2버퍼를 통해서 상기 스태이틱 램으로 연결되며, 이때 상기 주프로세서의 어드레스, 데이터 및 제어신호가 타임스위치, 속도변환기, 시그널링시스템 넘버.7 프로세서, 인터럽트제어기, 읽기전용 메모리 및 읽기쓰기 메모리로 연결되며, 다수의 스태이틱 램과 우선권제어로직을 구성하여 상기 주프로세서와 시그널링시스템 넘버.7 프로세서의 양쪽 프로세서간의 데이터 통신을 수행하며, 이때 양쪽 프로세서간의 데이터 통신을 수행하기 위한 상기 스태이틱 램과의 연결을 우선권제어로직의 제어에 의해 제1버퍼 및 제 2버퍼를 통해 이루어지며, 상기 양쪽 프로세서로부터 동시에 상기 스태이틱 램을 억세스하는 경우 클럭발생기의 클럭을 이용하여 한쪽 프로세서에서만 억세스되도록 하는 상기 우선권제어로직의 억세스우선권 결정에 따른 버퍼 제어에 의해 어느 한 쪽을 먼저 억세스한 후 다른 쪽을 억세스함을 특징으로 한다.

도 1은 종래 DPRAM을 이용한 시그널링시스템 NO.7 신호처리장치의 구성도

도 2는 본 발명에 따른 SRAM을 이용한 시그널링시스템 NO.7 신호처리장치의 구성도

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 2는 본 발명에 따른 SRAM을 이용한 시그널링시스템 NO.7 신호처리장치의 구성도이다. 상기 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명은 다수의 시그널링시스템 NO.7 프로세서(226a~226f)와, 주프로세서(220), 읽기전용 메모리(221), 속도변환기(225), 스태이틱 램(SRAM: Static RAM, 이하 SRAM이라 칭함.)(229a~229f), 우선권제어로직(230), 클럭발생기(231), 타임스위치(224), 어드레스 데이터버퍼(227a~227f, 228a~228f), 인터럽트제어기(222), 읽기쓰기 메모리(223)로 구성된다.

상기 각 구성부의 연결상태를 설명하면, 상기 주프로세서(220)의 어드레스, 데이터 및 제어신호는 주프로세서(220)로부터의 버퍼(228a~228f)(이하 제1버퍼라 칭함.)를 통해서 SRAM(229a~229f)으로 연결된다. 시그널링시스템 NO.7 프로세서(226a~226f)의 어드레스, 데이터 및 제어신호는 시그널링시스템 NO.7 프로세서(226a~226f)로부터의 버퍼(227a~227f)(이하 제2버퍼라 칭함.)를 통해서 상기 SRAM(229a~229f)으로 연결된다. 상기 주프로세서(220)의 어드레스, 데이터 및 제어신호는 타임스위치(224), 속도변환기(225), 시그널링시스템 NO.7 프로세서(226a~226f), 인터럽트제어기(222), 읽기전용 메모리(221) 및 읽기쓰기 메모리(223)로 연결된다. 상기 구성부중 클럭발생기(231)는 각 부품에 필요한 클럭을 공급한다. 한편, 상기 시그널링시스템 NO.7 프로세서(226a~226f)의 어드레스, 데이터 및 제어신호가 제2버퍼(227a~227f)를 통해 상기 SRAM(229a~229f)으로 연결시에 6링크가 구성되도록 도 1의 구성도에서와 같은 상기 [시그널링시스템 NO.7 프로세서(226a)-버퍼(227a)-SRAM(229a)]의 연결이 [시그널링시스템 NO.7 프로세서(226b)-버퍼(227b)-SRAM(229b)], …, [시그널링시스템 NO.7 프로세서(226f)-버퍼(227f)-SRAM(229f)]와 같이 6 개의 링크로 구성되어 연결되어 있다.

본 발명에 따른 SRAM을 이용한 시그널링시스템 NO.7 신호처리장치의 동작을 상세히 설명하면,

주프로세서(220)와 시그널링시스템 NO.7 프로세서(226a~226f)간의 데이터 통신을 수행하기 위하여 우선권제어로직(230)을 이용하여 양쪽(주프로세서로부터의 제1버퍼를 통한 경로, 시그널링시스템 NO.7 프로세서로부터의 제2버퍼를 통한 경로)에서 동시에 SRAM(229)에 억세스하는 경우 우선권제어로직(230)은 클럭발생기(231)로부터의 주클럭을 이용하여 억세스우선권을 결정한다. 이렇게 동시에 SRAM(229)에 억세스하는 경우의 억세스우선권 결정은 상기 SRAM(229)의 오동작을 방지하기 위함이다. 이렇게 억세스우선권을 결정하였으면 결정된 우선권에 따라 억세스하고, 먼저 억세스한 쪽이 억세스 완료되면 다른 쪽의 억세스를 진행한다. 상기 주프로세서(220)에서 상기 SRAM(229)을 억세스하는 SRAM의 칩 이네이블(Enable)을 도시하지 않은 플립플롭의 클럭에 연결하고 주클럭을 상기 플립플롭의 클럭에 연결한다. 또한 상기 시그널링시스템 NO.7 프로세서(226)에서 SRAM(229)을 억세스하는 칩 이네이블을 다른 플립플롭의 입력에 연결하고, 주클럭을 인버터한 클럭을 이 플립플롭의 클럭에 연결하고, 이 플립플롭의 출력과 주프로세서(220)에 관련된 플립플롭의 출력, 그리고 주프로세서(220), 시그널링시스템 NO.7 프로세서(226) 각각의 OUTPUT 이네이블을 조합하여 SRAM(229) 칩 이네이블을 구성한다. 각각의 버퍼인 제1버퍼(228), 제2버퍼(227)의 제어는 상기 우선권제어로직(230)에서 수행한다.

상기 속도변환기(225)는 상기 시그널링시스템 NO.7 프로세서(226)의 64Kbps 데이터를 2.048Mbps 데이터로 다중화하여 타임스위치(224)로 보내지고, 상기 타임스위치(224)의 2.048Mbps 데이터를 64Kbps 데이터로 역다중화하여 시그널링시스템 NO.7 프로세서(226)로 전송되어진다.

본 발명을 정리하면, SRAM(229a~f)과 우선권제어로직을 구성하여 주프로세서와 시스날링시스템 NO.7 프로세서의 양쪽 프로세서간의 데이터 통신을 수행하며, 이때, 상기 양쪽 프로세서로부터 동시에 상기 SRAM에 억세스하는 경우 우선권제어로직의 억세스우선권 결정에 의하여 어느 한 쪽을 먼저 억세스한 후 다른 쪽을 억세스하도록 한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 정보통신시스템에서 주프로세서와 시그널링프로세서간의 데이터 통신방식을 SRAM과 우선권제어로직을 사용하므로써 자재비의 절감효과와 신호처리 링크수도 6링크를 처리할 수 있는 효과가 있다.

Claims

주프로세서와 다수의 시그널링시스템 넘버.7 프로세서를 구비하고, 스태이틱 램을 이용하는 시그널링시스템 넘버.7 신호처리장치에 있어서,

상기 주프로세서의 어드레스, 데이터 및 제어신호가 주프로세서로부터의 버퍼인 제1버퍼를 통해서 스태이틱 램으로 연결되며, 상기 시그널링시스템 넘버.7 프로세서의 어드레스, 데이터 및 제어신호가 시그널링시스템 넘버.7 프로세서로부터의 버퍼인 제2버퍼를 통해서 상기 스태이틱 램으로 연결되며, 이때 상기 주프로세서의 어드레스, 데이터 및 제어신호가 타임스위치, 속도변환기, 시그널링시스템 넘버.7 프로세서, 인터럽트제어기, 읽기전용 메모리 및 읽기쓰기 메모리로 연결되며, 다수의 스태이틱 램과 우선권제어로직을 구성하여 상기 주프로세서와 시그널링시스템 넘버.7 프로세서의 양쪽 프로세서간의 데이터 통신을 수행하며, 이때 양쪽 프로세서간의 데이터 통신을 수행하기 위한 상기 스태이틱 램과의 연결을 우선권제어로직의 제어에 의해 제1버퍼 및 제 2버퍼를 통해 이루어지며, 상기 양쪽 프로세서로부터 동시에 상기 스태이틱 램을 억세스하는 경우 클럭발생기의 클럭을 이용하여 한쪽 프로세서에서만 억세스되도록 하는 상기 우선권제어로직의 억세스우선권 결정에 따른 버퍼 제어에 의해 어느 한 쪽을 먼저 억세스한 후 다른 쪽을 억세스함을 특징으로 하는 장치.
제 1항에 있어서,

상기 시그널링시스템 넘버.7 프로세서의 어드레스, 데이터 및 제어신호가 상기 제2버퍼를 통해 상기 S스태이틱 램으로 연결시에 6링크를 구성함을 특징으로 하는 시그널링시스템 넘버.7 신호처리장치