JP2995752B2 - バスアーキテクチャ変換回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路を利用した装置のモジュー
ルをコントロールするマイクロプロセッサ搭載パッケー
ジに係わり、特にマイクロプロセッサをこれとバスアー
キテクチャの異なる外部パッケージに対して接続させる
バスアーキテクチャ変換回路に関する。

〔従来の技術〕 例えば、マイクロコンピュータシステムにおいて、当
初の設計で採用したマイクロプロセッサ（以下、CPUと
呼ぶ）を、これよりバス幅の大きいCPUに変更すること
が必要となる場合がある。例えば、８ビット幅のデータ
バスのCPUに換えて16ビットのCPUを使用する場合などで
ある。

従来、このような場合には次のような方法をとってい
た。

（１）CPUを搭載した基板ユニット（以下、CPUパッケー
ジと呼ぶ）だけでなくモジュール内の他のすべてのパッ
ケージも、変更しようとするCPUのバスアーキテクチャ
に対応したものに変更する。

（２）内部データバスは希望する大きいバス幅で、しか
も外部データバス幅は元のバス幅であるようなCPUを採
用する。

（３）CPUパッケージからモジュール内の各パッケージ
に出力するアドレス線をずらして、すなわちアドレスバ
スの最下位ビットA0線を出力せずに、外部パッケージを
偶数アドレスのみに割り当てる。

〔発明が解決しようとする課題〕

このように、従来、CPUをバス幅の大きいものに変更
するには、上述したような方法により行っていたが、そ
れぞれ次のような問題があった。

モジュール内のすべてのパッケージを変更するという
方法では、設計・試作を最初から行わねばならず、時間
的にもコスト的にも無駄が多い。

また、外部データバスは従来通りのバス幅で内部デー
タバス幅だけが大きいCPUを採用した場合、そのCPUパッ
ケージ内のリード・オンリ・メモリ（以下、ROMと呼
ぶ）やランダム・アクセス・メモリ（以下、RAMと呼
ぶ）などに対するアクセスも元のバス幅で行うことにな
る。従って、この場合、処理速度を向上させることが難
しい。ただし、通常、このような変更を行う場合には動
作クロックが速くなることにより多少処理速度が改善さ
れることもあるが、それ以上の効果を望むことはできな
い。

そして、外部パッケージを偶数アドレスにのみ割り付
けるという方法では、外部パッケージのアドレス領域が
半分になってしまうという問題があった。また、この場
合、他に同様のCPUパッケージをもつような２重化装置
では、相手側のCPUパッケージから自系のCPUパッケージ
内のRAMへ奇数アドレスのデータをコピーすることはで
きないという欠点があった。

そこで、本発明の目的は、外部パッケージを変更する
ことなく、CPUパッケージをこれら外部パッケージのバ
スアーキテクチャに適合させるための変換を行うバスア
ーキテクチャ変換回路を提供することにある。

〔課題を解決するための手段〕

本発明では、（イ）他系のマイクロプロセッサから自
系マイクロプロセッサのホールド要求に応答した自系マ
イクロプロセッサのホールド承認があるか否かを検出す
るホールド承認検出手段と、（ロ）このホールド承認検
出手段によってホールド承認がないと検出されたときに
は自系マイクロプロセッサのデータバスを構成する下位
ビットおよび上位ビットを、それぞれ外部パッケージの
アドレス領域の偶数アドレスおよび奇数アドレスに割り
当てるバス選択割当手段と、（ハ）ホールド承認検出手
段によってホールド承認があると検出されたときにはホ
ールド承認に基づいて他系マイクロプロセッサのアドレ
スデータを択一的に選択するアドレスデータ選択手段
と、（ニ）このアドレスデータ選択手段によって選択さ
れたアドレスデータによって指定されるアドレス領域の
偶数アドレスおよび奇数アドレスに割り当てられたデー
タを、自系マイクロプロセッサパッケージ内に配置した
第１のメモリおよび第２のメモリにそれぞれ対応させて
割り当てるための選択を行うメモリ選択手段とをバスア
ーキテクチャ変換回路に具備させる。

そして、本発明では、データバスの下位ビットを偶数
アドレスに、上位ビットを奇数アドレスに割り当ててデ
ータの入出力を行うことにより、外部パッケージに適合
したバスアーキテクチャへの変換を行うこととする。

〔実施例〕

以下、実施例につき本発明を詳細に説明する。

第１図は、本発明の一実施例におけるバスアーキテク
チャ変換回路とその周辺回路を表わしたものである。

この回路で、マイクロプロセッサ11の端子ADには全部
で20本のアドレス線からなるアドレスバス51が接続され
ている。これは、アドレスバスラッチ回路12を経たのち
２つに分岐され、下位16ビット“AD1"〜“AD16"はアド
レスバストランシーバ回路13に、上位３ビット“A17"〜
“A19"はアドレスデコーダ27に接続されている。さら
に、２つのアドレスビット“A1"、“A2"はパラレルイン
タフェイス25にも接続されている。また、最下位ビット
“A0"およびこれを反転したビット“A0N"は制御用に用
いられる。

アドレスバストランシーバ回路13の出力側はアドレス
バス出力端子14に接続され、マイクロプロセッサ11より
方向制御端子DIRに供給されるホールドアクノレージ信
号71によりアドレスバスの方向を切り換えるようになっ
ている。なお、このアドレスバストランシーバ13のゲー
ト端子Ｇは接地されている。

アドレスデコーダ27の端子G1は電源ラインに接続さ
れ、端子G2A、G2Bは接地されている。そして、前記した
アドレス信号“A17"〜“A19"を解読することにより、第
１、第２のチップセレクト信号72、73を出力するように
なっている。

アドレスバス51のうち“AD0"〜“AD15"は、16ビット
幅のデータバス52としても共用される。これは下位８ビ
ット“AD0"〜“AD7"と上位８ビット“AD8"〜“AD15"の
２組に分けられ、それぞれ駆動能力を増強させるために
第１および第２のデータバスドライバ15、16に接続され
ている。そして、８ビットの下位データバス53および上
位データバス54としてそれぞれ第１および第２のデータ
バストランシーバ17、18に接続されている。これらの出
力側は合流してひと組の８ビットデータバス57となり、
データバス出力端子19に接続されている。これらのデー
タバストランシーバ17、18では、方向制御端子DIRに与
えられる信号によりデータバスの方向が制御されるとと
もに、ゲート端子Ｇに与えられるアドレスバス最下位ビ
ット“A0"などによりゲートの開閉が行われるようにな
っている。

アドレスバス55のビット“AD1"〜“AD16"は、スタテ
ィックRAM回路（以下、SRAM回路と呼ぶ）21の下位ビッ
ト用SRAM22および上位ビット用SRAM23にも接続されてい
る。８ビットの入出力幅と32Kバイトの容量をもつこれ
らのSRAM22、23には、それぞれ前記した８ビットの下
位、上位データバス53、54が接続され、それぞれ偶数ア
ドレスおよび奇数アドレスに対応してデータの読み書き
が行われるようになっている。

また、８ビットの下位データバス53は、パラレルイン
タフェイス25にも接続されており、前記した２本のアド
レスビット“A1"、“A2"および前記した第２のチップセ
レクト信号73によって指定されるポートアドレスに対し
て入出力が行われる。ここでは、他系パッケージとハン
ドシェークを行うためにいくつかの信号のやりとりが行
われる。すなわち、他系パッケージとのデータ送受に先
立って、通知信号75の出力、確信信号76の入力、および
自系パッケージがスタンバイ状態にあることを示すスタ
ンバイ信号77の出力が行われる。そして、これらの信号
をアンドゲート49でアンドをとることによりCPUホール
ド要求信号78が作成される。

マイクロプロセッサ11に備えられたアドレスセット端
子ASTおよびホールドアクノレージ端子HLAは、それぞれ
アドレスバスラッチ回路12のストローブ端子STBおよび
出力イネーブル端子OEに接続され、アドレスラッチの制
御を行う。

また、マイクロプロセッサ11のバス方向制御端子BRW
およびバッファイネーブル端子BUEは、第１、第２のデ
ータバスドライバ15、16の方向制御端子BRWおよび出力
イネーブル端子OEに接続され、データバスの方向すなわ
ちデータの読み書きの方向制御を行うようになってい
る。

さらに、マイクロプロセッサ11には、リード端子RD
N、ライト端子WRNおよび上位バイトイネーブル端子UBEN
が備えられ、それぞれリード信号81、ライト信号82、上
位バイトイネーブル信号83などの制御信号を出力する。
また、CPUホールド要求端子HLRにはCPUホールド要求信
号78が入力され、これに対応して前記したホールドアク
ノレージ端子HLAからインバータ26を介してホールドア
クノレージ信号71が出力されるようになっている。これ
らの信号は、以下に述べるように、SRAM回路21へのデー
タの読み書きに必要な様々な信号や、データバストラン
シーバ17、18の方向制御端子DIRに供給するための信号
を作成するのに用いられる。このうち、リード信号81と
ライト信号82は出力端子61、62から外部パッケージにも
出力されるようになっている。

ライト信号切換回路31は２つのトライステートバッフ
ァ32、33とインバータ34から構成されている。この回路
は、ホールドアクノレージ信号71により、自系のマイク
ロプロセッサ11からのライト信号82と、他系のCPUから
入力端子63に入力されるライト信号85とを切り換えて、
RAMライト信号86として出力するようになっている。

チップセレクト回路41は、２つのアンドゲート42、43
と、３つのオアゲート44、45、46から構成される。この
回路では、前記した制御信号やアドレスバス51の最下位
ビットであるA0信号、およびアドレスデコーダ27から出
力される第１のチップセレクト信号72などにより、SRAM
を選択するための下位チップセレクト信号87および上位
チップセレクト信号88が作成される。

SRAM回路21では、RAMライト信号86、リード信号81、
下位チップセレクト信号87および上位チップセレクト信
号88により、アドレスバス58で指定されたアドレスに対
してデータの読み書きが行われるようになっている。

以上のような構成のバスアーキテクチャ変換回路の動
作を説明する。

本実施例では、８ビットデータバスをもつCPUから16
ビットデータバスをもつCPUに変更した場合について説
明する。従って、外部に接続されたモジュールはすべて
変更前の８ビットデータバスに対応するように構成され
ているものとする。

また、本実施例では、自系と同等の構成のメイト系CP
Uパッケージ（以下、他系CPUパッケージと呼ぶ）が接続
されているものとする。

このマイクロプロセッサ11のアドレスバス51の20本の
うち、下位16ビットはデータバスと共用となっている。
従って、“A0"〜“A15"の16本についてはアドレスバス
とデータバスを時分割的に切り換えて使用するため、ア
ドレスバスの状態をラッチしておく必要がある。

これにはまず、アドレスバス51上にアドレスを出力
し、アドレスセット端子ASTからアドレスラッチ信号を
アドレスバスラッチ回路12のストローブ端子STBに入力
することにより、アドレスをラッチする。このとき、自
系CPUはアクティブ状態であり、すなわちホールド状態
でないため、ホールドアクノレージ端子HLAからの信号
はロールベル（以下、Ｌレベルと呼ぶ）となっている。
従って、このＬレベルの信号がアドレスバスラッチ回路
12の出力イネーブル端子OEに与えられているので、ラッ
チされたアドレス情報がアドレスバス55上に出力され
る。

最初に、マイクロプロセッサ11から自系のSRAM回路21
に対してデータの書き込みを行うときの動作を説明す
る。

これにはまず、データバス52上に16ビットのデータを
出力するとともに、マイクロプロセッサ11からのライト
信号82をアクティブすなわちＬレベルにする。

第２図は、ライト信号切換回路31におけるライト信号
82、ホールドアクノレージ信号71およびRAMライト信号8
6の関係を表わしたものである。

この図から明らかなように、自系CPUからの書き込み
時にはホールドアクノレージ信号71がハイレベル（以
下、Ｈレベルと呼ぶ）、ライト信号82がＬレベルとなる
ため、RAMライト信号86はライト信号82と等しくなり、
Ｌレベルとなる（第２図ａ）。このとき、リード信号81
は非アクティブすなわちＨレベルとなっている。そし
て、これらＬレベルのRAMライト信号86とＨレベルのリ
ード信号81が、それぞれライトイネーブル端子WEおよび
出力イネーブル端子OEに与えられると、SRAM回路21に対
して書き込みが行われる。この場合、SRAM回路21のどの
領域に書き込みが行われるかが問題となるが、これはチ
ップセレクト回路41によって作成される下位チップセレ
クト信号87および上位チップセレクト信号８により決定
される。

第３図は、チップセレクト回路41における動作を表わ
したものである。

この図から明らかなように、このチップセレクト回路
41では上位バイトイネーブル信号83およびアドレスバス
の最下位ビット“A0"の組み合わせにより下位または上
位のSRAMチップが選択される。この場合、あるアドレス
に対してアクセスするには、バイト単位すなわち８ビッ
ト単位で行う場合と、ワード単位すなわち16ビット単位
で行う場合とがある。例えば、偶数アドレスに対してバ
イト単位でアクセスする場合には、上位バイトイネーブ
ル信号83をＨレベル、最下位ビット“A0"をＬレベルに
セットすればよい。これにより、下位チップセレクト信
号87がＬレベル、上位チップセレクト信号88がＨレベル
となり、偶数アドレスに対応するSRAM22が選択される
（第３図ｇ）。

以下同様にして、奇数アドレスへのバイトアクセス
（第３図ｈ）、偶数アドレスへのワードアクセス（第３
図ｅ）、および奇数アドレスへのワードアクセス（第３
図ｆ）を行うことができる。ただし、奇数アドレスへの
ワードアクセスの場合には、２回のバスサイクルを要す
る。すなわち、第１回目のバスサイクルで奇数アドレス
に対応するSRAM23を選択し、第２回目のバスサイクルで
偶数アドレスに対応するSRAM22を選択するのである。

このようにしてSRAM回路21の所望の領域に対するデー
タの書き込みが行われる。

同様にして、データの読み出し時にはライト信号82が
Ｈレベルとなるため、ライト信号RAMライト信号86はＨ
レベルすなわち非アクティブ状態となる（第２図ｂ）。
このとき、リード信号81はアクティブ状態すなわちＬレ
ベルとなって出力イネーブル端子OEに供給されるため、
読出状態となる。この場合も、前記したように、下位チ
ップセレクト信号87および上位チップセレクト信号88に
よりアクセスする領域の指定が行われる（第３図）。

以上のようにして、自系のマイクロプロセッサ11から
SRAM回路21に対するアクセスが行われる。

次に、マイクロプロセッサ11から他系パッケージに対
するアクセス動作を説明する。

この場合、アクセス動作に入る前に対象となる他系パ
ッケージに対してアクセス要求をすることにより、他系
パッケージのCPUをホールドさせる必要がある。これに
より、自系パッケージが他系パッケージ内のバス使用権
を得ることができる。

まず、アドレスレスバスラッチ回路12でラッチされた
アドレス情報は20ビット幅のアドレスバス55上に現れ、
16ビット“A1"〜“A16"はアドレスバストランシーバ13
に、このうちの２ビット“A1"、“A2"はパラレルインタ
フェイス25に供給される。このとき、アドレスデコーダ
27からの第２のチップセレクト信号73はアクティブすな
わちＬレベルとなり、パラレルインタフェイス25が選択
される。これにより、アドレスビット“A1"、“A2"によ
り指定されたアドレスの他系パッケージに対し、出力端
子28からＨレベルの通知信号75が出力され、これを検出
した他系パッケージからＨレベルの確認信号76が入力さ
れる。これにより、他系パッケージのCPUはホールド状
態となり、自系パッケージからの制御により他系パッケ
ージへのデータ転送を開始できる状態となる。

このとき、アドレスバストランシーバ13の方向制御端
子DIRにはＨレベルのホールドアクノレージ信号71が与
えられ、かつゲート端子ＧはＬレベルであることから、
ＡからＢの方向にアドレス情報が転送され、アドレスバ
ス56上にアドレス情報を現れる。

一方、第１および第２のデータバスドライバ15、16か
らデータバス53、54上に送出された下位、上位８ビット
のデータはそれぞれ第１、第２のデータバストランシー
バ17、18に入力される。ここでは、ゲート端子Ｇに与え
られている最下位ビット“A0"および反転ビット“A0N"
の状態により下位、上位８ビットの選択が成されるとと
もに、アンドゲート48を介して供給されるホールドアク
ノレージ信号71とリード信号81によりデータ転送方向が
決定される。

第４図は、第１、第２のデータバストランシーバ17、
18の動作を表わしたものである。

この図で、例えば他系パッケージへのデータ転送時に
は、ホールドアクノレージ信号71とリード信号81は、い
ずれも非アクティブすなわちＨレベルであることから方
向制御端子DIRにはＨレベルの信号が供給される。これ
により、ＡからＢの方向への出力状態となる。このと
き、最下位ビット“A0"をＬレベルにすると反転ビット
“A0N"はＨレベルとなることから第１のデータバストラ
ンシーバ17のゲートのみが開かれ、下位８ビットのデー
タがデータバス57に送出される（第４図ｉ）。これによ
り、他系パッケージの偶数アドレスに下位８ビットが転
送される。逆に、最下位ビット“A0"をＨレベルにする
と反転ビット“A0N"はＬレベルとなることから第２のデ
ータバストランシーバ18のゲートのみが開かれ、上位８
ビットのデータがデータバス57に送出される（第４図
ｊ）。これにより、他系パッケージの奇数アドレスに上
位８ビットが転送される。こうして、アドレスを連続し
てアクセスした場合には下位、上位が交互に切り換わ
り、他系パッケージにとっては８ビットのバスアーキテ
クチャをもつように見えるのである。

こうして、他系パッケージへのアクセスが終了したの
ち、パラレルインタフェイス25はＬレベルの通知信号75
を他系パッケージに送出する。これにより、他系パッケ
ージのCPUは復帰し、確認のためＬレベルの確認信号76
を返送する。

次に、他系パッケージから自系内のSRAM回路21にデー
タ転送を行う場合について説明する。

この場合には、データ転送に先立って自系パッケージ
のCPUをホールド状態とし、バス使用権を他系パッケー
ジのCPUに与える。

まず、第２のチップセレクト信号73がＬレベルとなっ
てパラレルインタフェイス25が選択される。そして、他
系パッケージからＨレベルの通知信号75が入力端子29に
入力されると、これを検出してＨレベルの確認信号76を
出力端子28から出力する。このとき自系パッケージがス
タンバイ状態すなわちスタンバチ信号77がＨレベルであ
れば、これらの信号のアンド条件からＨレベルのCPUホ
ールド要求信号78が出力され、自系パッケージのマイク
ロプロセッサ11のホールド要求端子HLRに供給される。
マイクロプロセッサ11は、これに対応してインバータ26
を介してＬレベルのホールドアクノレージ信号71を出力
し自らはホールド状態となるため、バスの使用権は他系
パッケージのCPUに渡されることになる。

このとき、ホールドアクノレージ信号71はＬレベルで
あることから、RAMライト信号86として他系パッケージ
のCPUからのライト信号85が採用されＬレベルとなる
（第２図ｃ）。これにより、SRAM回路21に対して書き込
みが行われる。この場合、SRAM回路21の書き込まれる領
域は、前記と同様に、チップセレクト回路41によって作
成される下位チップセレクト信号87および上位チップセ
レクト信号88により決定される（第３図）。

一方、アドレスバストランシーバ13の方向制御端子DI
Rに与えられタホールドアクノレージ信号71がＬレベ
ル、かつゲート端子ＧはＬレベルであることから、Ｂか
らＡの方向にアドレス情報が転送サれ、アドレスバス55
上に他系パッケージからのアドレス情報が現れる。

また、他系パッケージからデータバス57上に送出され
た下位または上位８ビットのデータはそれぞれ第１、第
２のデータバストランシーバ17、18に入力される。ここ
では前記した他系パッケージへのアクセスの場合と逆の
動作が行われる。

この場合、ホールドアクノレージ信号71がＬレベルで
あることから方向制御端子DIRにはＬレベルの信号が供
給される。これにより、ＢからＡの方向への入力状態と
なる。このとき、例えば最下位ビット“A0"をＬレベル
にすると反転ビット“A0N"はＨレベルとなることから第
１のデータバストランシーバ17のゲートのみが開かれ、
下位８ビットのデータがデータバス53に送出される（第
４図ｋ）。これにより、他系パッケージの偶数アドレス
からの８ビットのデータが下位ビット用SRAM22の偶数ア
ドレスに書き込まれる。逆に、最下位ビット“A0"をＨ
レベルにすると反転ビット“A0N"はＬレベルとなること
から第２のデータバストランシーバ18のゲートのみが開
かれ、上位８ビットのデータがデータバス54に送出され
る（第４図ｌ）。これにより、他系パッケージの奇数ア
ドレスからの８ビットのデータが上位ビット用SRAM23の
奇数アドレスに書き込まれる。こうして、アドレスを連
続してアクセスした場合には下位、上位が交互に切り換
わり、８ビットのバスアーキテクチャとして動作を行う
のである。

こうして他系パッケージからのアクセスが終了する
と、他系パッケージからＬレベルの通知信号75が入力さ
れ、これに応答するＬレベルの確認信号76を他系パッケ
ージに送出する。これにより、自系パッケージのCPUす
なわちマイクロプロセッサ11は復帰する。

以上説明したように本実施例によれば、16ビットのデ
ータバス幅をもつCPUであっても、８ビット幅のバスア
ーキテクチャとして他系パッケージとのデータ転送を行
うことができる。しかも、本実施例では他系パッケージ
との相互の準備確認を行ったうえでアクセスを開始する
ため、確実なデータ転送を行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、CPUのバスアー
キテクチャを変更した場合でも、他系のバス幅の依存す
ることなく偶数アドレスおよび奇数アドレスのデータの
メモリ配置を行うことができるので、外部パッケージを
変更することなく外部パッケージのバスアーキテクチャ
に適合させることができる。従って、設計・試作を最初
から行う必要がなく、修正時間の削減およびコストの低
減という効果がある。

また、外部データバスは従来通りのバス幅で内部デー
タバス幅だけが大きいCPUを採用する場合と異なり、自
系パッケージ内のメモリに対しては変更後の大きいデー
タバス幅でアクセスするため、処理速度が速いという効
果がある。

また、データバスを時分割的に下位、上位に切り換え
ることで外部パッケージの偶数、奇数アドレスに割り付
けるため、外部パッケージのアドレス領域を拡張できる
という効果がある。

【図面の簡単な説明】

図面は本発明の一実施例を説明するためのもので、この
うち第１図はバスアーキテクチャ変換回路およびその周
辺部分を示す回路図、第２図はライト切換回路の動作を
説明するための説明図、第３図はチップセレクト回路の
動作を説明するための説明図、第４図は第１、第２のデ
ータバストランシーバの動作を説明するための説明図で
ある。 11……マイクロプロセッサ、 12……アドレスバスラッチ回路、 13……アドレスバストランシーバ回路、 15、16……データバスドライバ、 17、18……データバストランシーバ、 21……SRAM回路、 25……パラレルインタフェイス、 27……アドレスデコーダ、 31……ライト信号切換回路、 41……チップセレクト回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】他系のマイクロプロセッサから自系マイク
   ロプロセッサのホールド要求に応答した自系マイクロプ
   ロセッサのホールド承認があるか否かを検出するホール
   ド承認検出手段と、 このホールド承認検出手段によって前記ホールド承認が
   ないと検出されたときには自系マイクロプロセッサのデ
   ータバスを構成する下位ビットおよび上位ビットを、そ
   れぞれ外部パッケージのアドレス領域の偶数アドレスお
   よび奇数アドレスに割り当てるバス選択割当手段と、 前記ホールド承認検出手段によって前記ホールド承認が
   あると検出されたときには前記ホールド承認に基づいて
   他系マイクロプロセッサのアドレスデータを択一的に選
   択するアドレスデータ選択手段と、 このアドレスデータ選択手段によって選択されたアドレ
   スデータによって指定されるアドレス領域の偶数アドレ
   スおよび奇数アドレスに割り当てられたデータを、前記
   自系マイクロプロセッサパッケージ内に配置した第１の
   メモリおよび第２のメモリにそれぞれ対応させて割り当
   てるための選択を行うメモリ選択手段 とを具備することを特徴とするバスアーキテクチャ変換
   回路。