JPH0353363A

JPH0353363A - バスアーキテクチャ変換回路

Info

Publication number: JPH0353363A
Application number: JP1187286A
Authority: JP
Inventors: Naoyuki Matsushita; 尚之松下
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-21
Filing date: 1989-07-21
Publication date: 1991-03-07
Anticipated expiration: 2014-12-27
Also published as: US5349693A; JP2995752B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタル回路を利用した装置のモジュール
をコントロールするマイクロプロセッサ搭載パッケージ
に係わり、特にマイクロプロセッサをこれとバスアーキ
テクチャの異なる外部ノく・ンケージに対して接続させ
るバスアーキテクチャ変換回路に関する。

〔従来の技術〕

例えば、マイクロコンピュータシステムにおいて、当初
の設計で採用したマイクロプロセッサ（以下、ＣＰＵと
呼ぶ）を、これよりバス幅の大きいＣＰＵに変更するこ
とが必要となる場合がある。例えば、８ビット幅のデー
タバスのＣＰＵに換えて１６ビットのＣＰＵを使用する
場合などである。

従来、このような場合には次のような方法をとっていた
。

（１）ＣＰＵを搭載した基板ユニット（以下、ＣＰＵパ
ッケージと呼ぶ）だけでなくモジュール内の他のすべて
のパッケージも、変更しようとするＣＰＵのバスアーキ
テクチャに対応したものに変更する。

（２）内部データバスは希望する大きいバス幅でしかも
外部データバス幅は元のバス幅であるようなＣＰＵを採
用する。

（３）ＣＰＵパッケージからモジュール内の各パッケー
ジに出力するアドレス線をずらして、すなわちアドレス
バスの最下位ビッ｝ＡＯ線を出力せずに、外部パッケー
ジを偶数アドレスのみに割り当てる。

〔発明が解決しようとする課題〕

このように、従来、ＣＰＵをバス幅の大きいものに変更
するには、上述したような方法により行っていたが、そ
れぞれ次のような問題があった，モジュール内のすべて
のパッケージを変更するという方法では、設計・試作を
最初から行わねばならず、時間的にもコスト的にも無駄
が多い。

また、外部データバスは従来通りのバス幅で内部データ
バス幅だけが大きいＣＰＵを採用した場合、そのＣＰＵ
パッケージ内のリード・オンリ・メモリ　（以下、ＲＯ
Ｍと呼ぶ）やランダム・アクセス・メモリ　（以下、Ｒ
ＡＭと呼ぶ〉などに対するアクセスも元のバス幅で行う
ことになる。従って、この場合、処理速度を向上させる
ことが難しい。ただし、通常、このような変更を行う場
合には動作クロックが速くなることにより多少処理速度
が改善されることもあるが、それ以上の効果を望むこと
はできない。

そして、外部パッケージを偶数アドレスにのみ割り付け
るという方法では、外部パッケージのアドレス領域が半
分になってしまうという問題があった。また、この場合
、他に同様のＣＰＵパッケージをもつような２重化装置
では、相手側のＣＰＵパッケージから自系のＣＰＵパッ
ケージ内のＲＡＭへ奇数アドレスのデータをコピーする
ことはできないという欠点があった。

そこで、本発明の目的は、外部パッケージを変更するこ
となく、ＣＰＵパッケージをこれら外部パッケージのバ
スアーキテクチャに適合させるための変換を行うバスア
ーキテクチャ変換回路を提供することにある。

〔課題を解決するための手段〕

本発明では、（】）自系マイクロプロセッサのデータバ
スを構或する下位ビットおよび上位ビットを、それぞれ
外部パッケージのアドレス領域の偶数アドレスおよび奇
数アドレスに割り当てるバス選択割当て手段と、（１ｌ
）他系のマイクロプロセッサパッケージからの制御信号
により、外部パッケージのアドレス領域の偶数アドレス
および奇数アドレスに割り当てられたデータを、自系マ
イクロプロセッサパッケージ内に配置した第１のメモリ
および第２のメモリにそれぞれ対応させて割り当てるた
めの選択を行うメモリ選択手段とをバスアーキテクチャ
変換回路に具備させる。

そして、本発明では、データバスの下位ビットを偶数ア
ドレスに、上位ビットを奇数アドレスに割り当ててデー
タの人出力を行うことにより、外部パッケージに適合し
たバスアーキテクチャへの変換を行うこととする。

〔実ｗｉ例〕

以下、実施例につき本発明を詳細に説明する。

第１図は、本発明の一実施例におけるバスアーキテクチ
ャ変換回路とその周辺回路を表わしたものである。

この回路で、マイクロプロセッサｌ１の端子ＡＤには全
部で２０本のアドレス線からなるアドレスバス５１が接
続されている。これは、アドレスバスラッチ回路１２を
経たのち２つに分岐され、下位Ｌ６ビット“ΔＤＩ”〜
“ＡＤ１６”はアドレスバストランシーバ回路１３に、
上位３ビット“Ａ１７”〜“Ａ１９”はアドレスデコー
ダ２７に接続されている。さらに、２つのアドレスビ，
ト″Ａｌ”、“Ａ２”ハパラレルインクフエイス２５に
も接続されている。また、最下位ビット“ＡＯ”および
これを反転したビット“Ａ　Ｏ　Ｎ″は制御用に用いら
れる。

アドレスバストランシーバ回路１３の出力側はアドレス
バス出力端子１４に接続され、マイクロプロセッサ１１
より方向制御端子ＤＩＲに供給されるホールドアクノレ
ージ信号７１によりアドレスバスの方向を切り換えるよ
うになっている。なお、このアドレスバストランシーバ
１３のゲート端子Ｇは接地されている。

アドレスデコーダ２７の端子Ｇ１は電源ラインに接続さ
れ、端子Ｇ２ＡＳＧ２Ｂは接地されている。そして、前
記したアドレス信号“ＡＩ７″〜“Ａ１９″を解読する
ことにより、第ｌ１第２のチップセレクト信号７２、７
３を出力するようになっている。

アドレスバス５１のうち“ＡＤＯ”〜“ＡＤＩ５”は、
１６ビット幅のデータバス５２としても共用される。こ
れは下位８ビット６ΔＤＯ″〜“ＡＤ７”と上位８ビッ
ト　”ＡＤ８”〜“ＡＤ１５”の２組に分けられ、それ
ぞれ駆動能力を増強させるために第１および第２のデー
タバスドライバ１５、ｌ６に接続されている。そして、
８ビットの下位データバス５３および上位データバス５
４としてそれぞれ第１および第２のデータバストランシ
ーバ１７、１８に接続されている。これらの出力側は合
流してひと組の８ビットデータバス５７となり、データ
バス出力端子１９に接続されている。これらのデータバ
ストランシーバ１７、１８では、方向制御端子ＤＩＲに
与えられる信号によりデータバスの方向が制御されると
ともに、ゲート端子Ｇに与えられるアドレスバス最下位
ピント″ＡＯ”などによりゲートの開閉が行われるよう
になっている。

アドレスバス５５のビット“ＡＤＩ”〜“ＡＤ１６”は
、スタティックＲＡＭ回路（以下、ＳＲＡＭ回路と呼ぶ
）２１の下位ビット用ＳＲＡＭ２２および上位ビット用
ＳＲＡＭ２３にも接続されている。８ビットの人出力幅
と３２Ｋバイトの容量をもつこれらのＳＲＡＭ２２、２
３には、それぞれ前記した８ビットの下位、上位データ
バス５３、５４が接続され、それぞれ偶数アドレスおよ
び奇数アドレスに対応してデータの読み書きが行われる
ようになっている。

また、８ビットの下位データバス５３は、パラレルイン
クフェイス２５にも接続されており、前記した２本のア
ドレスピント”Ａｔ”、”Ａ２”および前記した第２の
チップセレクト信号７３によって指定されるボートアド
レスに対して入出力が行われる。ここでは、他系パッケ
ージとハンドシェークを行うためにいくつかの信号のや
りとりが行われる。すなわち、他系パッケージとのデー
タ送受に先立って、通知信号７５の出力、確認信号７６
の入力、および自系パッケージがスタンバイ状態にある
ことを示すスタンバイ信号７７の出力が行われる。そし
て、これらの信号をアンドゲート４９でアンドをとるこ
とによりＣＰＵホールド要求信号７８が作或される。

マイクロプロセッサ１１に備えられたアドレスセット端
子ＡＳＴおよびホールドアクノレージ端子ＨＬＡは、そ
れぞれアドレスバスラッチ回路１２のストローブ端子Ｓ
ＴＢおよび出力イネーブル端子○Ｅに接続され、アドレ
スラッチの制御を行う。

また、マイクロプロセッサ１１のバス方向制御端子ＢＲ
Ｗおよびバッファイネーブル端子ＢＵＥは、第ｌ、第２
のデータバスドライバ１５、１６の方向制御端子ＢＲＷ
および出力イネーブル端子○Ｅに接続され、データバス
の方向すなわちデー夕の読み書きの方向制御を行うよう
になっている。

さらに、マイクロプロセッサ１１には、リード端子ＲＤ
Ｎ，ライト端子Ｗ　Ｒ　Ｎおよび上位バイトイネーブル
端子ＵＢＥＮが備えられ、それぞれリード信号８１、ラ
イト信号８２、上位バイトイネーブル信号８３などの制
御信号を出力する。また、ＣＰＵホールド要求端子ＨＬ
ＲにはＣＰＵホールド要求信号７８が入力され、これに
対応して前記したホールドアクノレージ端子ＨＬＡから
インバータ２６を介してホールドアクノレージ信号７１
が出力されるようになっている。これらの信号は、以下
に述べるように、ＳＲＡＭ回路２１へのデータの読み書
きに必要な様々な信号や、データバストランシーバ１７
、１８の方向制御端子ＤＩＲに供給するための信号を作
戊するのに用いられる。このうち、リード信号８１とラ
イト信号８２は出力端子６１、６２から外部パッケージ
にも出力されるようになっている。

ライト信号切換回路３１は２つのトライステートバッフ
ァ３２、３３とインバータ３４から構成されている。こ
の回路は、ホールドアクノレージ信号７１により、自系
のマイクロプロセッサｌ１からのライト信号８２と、他
系のＣＰＵから入力端子６３に入力されるライト信号８
５とを切り換えて、ＲＡＭライト信号８６として出力す
るようになっている。

チップセレクト回路４ｌは、２つのアンドゲート４２、
４３と、３つのオアゲート４４、４５、４６から構成さ
れる。この回路では、前記した制御信号やアドレスバス
５１の最下位ビットであるＡＯ信号、およびアドレスデ
コーダ２７から出力される第１のチップセレクト信号７
２などにより、ＳＲＡＭを選択するための下位チップセ
レクト信号８７および上位チップセレクト信号８８が作
戊される。

ＳＲＡＭ回路２１では、ＲＡＭライト信号８６、リード
信号８Ｌ下位チップセレクト信号８７および上位チップ
セレクト信号８８により、アドレスバス５８で指定され
たアドレスに対してデータの読み書きが行われるように
なっている。

以上のような構或のバスアーキテクチャ変換回路の動作
を説明する。

本実施例では、８ビノトデータバスをもつＣＰＵから１
６ビットデータバスをもつＣＰＵに変更した場合につい
て説明する。従って、外部に接続されたモジュールはす
べて変更前の８ビソトデータバスに対応するように構威
されているものとする。

また、本実施例では、自系と同等の構成のメイト系ＣＰ
Ｕパッケージ（以下、他系ＣＰＵパッケージと呼ぶ〉が
接続されているものとする。

このマイクロプロセッサ１１のアドレスバス５ｌの２０
本のうち、下位１６ビットはデータバスと共用となって
いる。従って、“ＡＯ”〜“Ａ１５”の１６本について
はアドレスバスとデータバスを時分割的に切り換えて使
用するため、アドレスバスの状態をラッチしておく必要
がある。

これにはまず、アドレスバス５１上にアドレスを出力し
、アドレスセット端子ＡＳＴからアドレスラッチ信号を
アドレスバスラッチ回路１２のストローブ端子ＳＴＢに
入力することにより、アドレスをラッチする。このとき
、自系ＣＰＵはアクティブ状態であり、すなわちホール
ド状態でないため、ホールドアクノレージ端子ＨＬＡか
らの信号ハローレベル（以下、Ｌレベルと呼ぶ〉となっ
ている。従って、このＬレベルの信号がアドレスバスラ
ッチ回路１２の出力イネーブル端子○Ｅに与えられてい
るので、ラッチされたアドレス情報がアドレスバス５５
上に出力される。

最初に、マイクロプロセッサ１ｌから自系のＳＲＡＭ回
路２１に対してデータの書き込みを行うときの動作を説
明する。

これにはまず、データバス５２上に１６ビットのデータ
を出力するとともに、マイクロプロセソサｌ１からのラ
イト信号８２をアクティブすなわちＬレベルにする。

第２図は、ライト信号切換回路３１におけるライト信号
８２、ホールドアクノレージ信号７１およびＲＡＭライ
ト信号８６の関係を表わしたものである。

この図から明らかなように、自系ＣＰＵからの書き込み
時にはホールドアクノレージ信号７ｌがハイレベル（以
下、Ｈレベルと呼ぶ）、ライト信号８２がＬレベルとな
るため、ＲＡＭライト信号８６はライト信号８２と等し
くなり、Ｌレベルとなる（第２図ａ）。このとき、リー
ド信号８１は非アクティブすなわちＨレベルとなってい
る。そして、これらＬレベルのＲＡＭライト信号８６と
Ｈレベルのリード信号８１が、それぞれライトイネーブ
ル端子ＷＥおよび出力イネーブル端子○Ｅに与えられる
と、ＳＲＡＭ回路２１に対して書き込みが行われる。こ
の場合、ＳＲＡＭ回路２ｌのどの領域に書き込みが行わ
れるかが問題となるが、これはチップセレクト回路４１
によって作或される下位チップセレクト信号８７および
上位チップセレクト信号８８により決定される。

第３図は、チップセレクト回路４１における動作を表わ
したものである。

この図から明らかなように、このチソブセレクト回路４
１では上位バイトイネーブル信号８３およびアドレスバ
スの最下位ビット″ＡＯ”の組み合わせにより下位また
は上位のＳＲＡＭチノプが選択される。この場合、ある
アドレスに対してアクセスするには、バイト単位すなわ
ち８ビット単位で行う場合と、ワード単位すなわち１６
ビット単位で行う場合とがある。例えば、偶数アドレス
に対してバイト単位でアクセスする場合には、上位バイ
トイネーブル信号８３をＨレベル、最下位ビット“ＡＯ
”をＬレベルにセットすればよい。

これにより、下位チップセレクト信号８７がＬレベル、
上位チップセレクト信号８８がＨレベルとなり、偶数ア
ドレスに対応するＳＲＡＭ２　２が選択されろく第３図
ｇ）。

以下同様にして、奇数アドレスへのバイトアクセス（第
３図ｈ）、偶数アドレスへのワードアクセス（第３図ｅ
）、および奇数アドレスへのワードアクセス（第３図ｆ
）を行うことができる。ただし、奇数アドレスへのワー
ドアクセスの場合には、２回のバスサイクルを要する。

すなわち、第１回目のバスサイクルで奇数アドレスに対
応するＳＲＡＭ２３を選択し、第２回目のバスサイクル
で偶数アドレスに対応するＳＲＡＭ２２を選択するので
ある。

このようにしてＳＲＡＭ回路２１の所望の領域に対する
データの書き込みが行われる。

同様にして、データの読み出し時にはライト信号８２が
Ｈレベルとなるため、ライト信号Ｒ　Ａ　Ｍライト信号
８６はＨレベルすなわち非アクティブ状態となる（第２
図ｂ）。このとき、リード信号８１はアクティブ状態す
なわちＬレベルとなって出力イネーブル端子ＯＥに供給
されるため、続出状態となる。この場合も、前記したよ
うに、下位チップセレクト信号８７および上位チップセ
レクト信号８８によりアクセスする領域の指定が行われ
る（第３図）。

以上のようにして、自系のマイクロプロセッサ１１から
ＳＲＡＭ回路２１に対するアクセスが行われる。

次に、マイクロプロセッサ１１から他系パッケージに対
するアクセス動作を説明する。

この場合、アクセス動作に入る前に対象となる他系パッ
ケージに対してアクセス要求をすることにより、他系パ
ッケージのＣＰＵをホールドさせる必要がある。これに
より、自系パッケージが他系パノケージ内のバス使用権
を得ることができる。

まず、アドレスレスバスラッチ回路１２でラッチされた
アドレス情報は２０ピット幅のアドレスバス５５上に現
れ、１６ビット“Ａ１”〜“Ａ１６”はアドレスバスト
ランシーバｌ３に、このうちの２ビット“Ａ１”、“Ａ
２”はパラレルインタフエイス２５に供給される。この
とき、アドレスデコーダ２７からの第２のチップセレク
ト信号７３はアクティブすなわちＬレベルとなり、パラ
レルインクフエイス２５が選択される。これにより、ア
ドレスピット“Ａ１”、“Ａ２”により指定されたアド
レスの他系パッケージに対し、出力端子２８からＨレベ
ルの通知信号７５が出力され、これを検出した他系パッ
ケージからＨレベルの確認信号７６が人力される。これ
により、他系パッケージのＣＰＵはホールド状態となり
、自系パッケージからの制御により他系パッケージへの
データ転送を開始できる状態となる。

このとき、アドレスバストランシーバ１３の方向制御端
子ＤＩＲにはＨレベルのホールドアクノレージ信号７１
が与えられ、かつゲート端子ＧはＬレベルであることか
ら、ＡからＢの方向にアドレス情報が転送され、アドレ
スバス５６上にアドレス情報が現れる。

一方、第１および第２のデータバスドライバ１５、１６
からデータバス５３、５４上に送出された下位、上位８
ビットのデータはそれぞれ第１、第２のデータバストラ
ンシーバ１７、１８に人力される。ここでは、ゲート端
子Ｇに与えられている最下位ビット“ＡＯ”および反転
ビット“ＡＯＮ”の状態により下位、上位８ビットの選
択が威されるとともに、アンドゲート４８を介して供給
されるホールドアクノレージ信号７１とリード信号８１
によりデータ転送方向が決定される。

第４図・は、第１、第２のデータバストランシーバ１７
、１８の動作を表わしたものである。

この図で、例えば他系パッケージへのデータ転送時には
、ホールドアクノレージ信号７１とリード信号８１は、
いずれも非アクティブすなわちＨレベルであることから
方向制御端子ＤＩＲにはＨレベルの信号が供給される。

これにより、ＡからＢの方向への出力状態となる。この
とき、最下位ビット“ＡＯ”をＬレベルにすると反転ビ
ット“ＡＯＮ”はＨレベルとなることから第１のデータ
バストランシーバ１７のゲートのみが開かれ、下位８ビ
ットのデータがデータバス５７に送出される（第４図ｉ
）。これにより、他系パッケージの偶数アドレスに下位
８ピットが転送される。逆に、最下位ビッ｝”ＡＯ”を
Ｈレベルにすると反転ビット“ＡＯＮ”はＬレベルとな
ることから第２のデータバストランシーバ１８のゲート
のみが開かれ、上位８ビットのデータがデータバス５７
に送出される（第４図」〉。これにより、他系パッケー
ジの奇数アドレスに上位８ビットが転送される。こうし
て、アドレスを連続してアクセスした場合には下位、上
位が交互に切り換わり、他系パッケージにとっては８ビ
ットのバスアーキテクチャをもつように見えるのである
。

こうして、他系パッケージへのアクセスカ旬茎了したの
ち、パラレルインクフエイス２５はＬレベルの通知信号
７５を他系パッケージに送出する。

これにより、他系パッケージのＣＰＵは復帰し、確認の
ためＬレベルの確認信号７６を返送する。

次に、他系パッケージから自系内のＳＲＡＭ回路２１に
データ転送を行う場合について説明する。

この場合には、データ転送に先立って自系パソケージの
ＣＰＵをホールド状態とし、バス使用権を他系パッケー
ジのＣＰＵに与える。

まず、第２のチップセレクト信号７３がＬレベルとなっ
てパラレルインクフェイス２５が選択される。そして、
他系パッケージからＨレベルの通知信号７５が入力端子
２９に人力されると、これを検出してＨレベルの確認信
号７６を出力端子２８から出力する。このとき自系パッ
ケージがスタンバイ状態すなわちスタンバイ信号７７が
Ｈレベルであれば、これらの信号のアンド条件からＨレ
ベルのＣＰＵホールド要求信号７８が出力され、自系パ
ッケージのマイクロプロセッサ１１のホールド要求端子
ＨＬＲに供給される。マイクロプロセッサｌ１は、これ
に対応してインバータ２６を介してＬレベルのホールド
アクノレージ信号７１を出力し自らはホールド状態とな
るため、バスの使用権は他系パッケージのＣＰＵに渡さ
れることになる。

このとき、ホールドアクノレージ信号７１はＬレベルで
あることから、ＲＡＭライト信号８６として他系パッケ
ージのＣＰＵからのライト信号８５が採用されＬレベル
となる（第２図Ｃ）。これにより、ＳＲＡＭ回路２１に
対して書き込みが行われる。この場合、ＳＲＡＭ回路２
１の書き込まれる領域は、前記と同様に、チップセレク
ト回路４１によって作戊される下位チップセレクト信号
８７および上位チップセレクト信号８８により決定され
る（第３図）。

一方、アドレスバストランシーバ１３の方向制御端子Ｄ
ＩＲに与えられたホールドアクノレージ信号７１がＬレ
ベル、かつゲート端子ＧはＬレベルであることから、Ｂ
からΔの方向にアドレス情報が転送され、アドレスバス
５５上に他系バンケージからのアドレス情報が現れる。

また、他系パッケージからデータバス５７上に送出され
た下位または上位８ビソトのデータはそれぞれ第ｌ、第
２のデータバストランシーバ１７、１８に入力される。

ここでは前記した他系パッケージへのアクセスの場合と
逆の動作が行われる。

この場合、ホールドアクノレージ信号７１がＬレベルで
あることから方向制御端子ＤＩＲにはＬレベルの信号が
供給される。これにより、ＢからＡの方向への入力状態
となる。このとき、例えば最下位ビット“ＡＯ″をＬレ
ベルにすると反転ビット“ＡＯＮ”はＨレベルとなるこ
とから第ｌのデータバストランシーバ１７のゲートのみ
が開かれ、下位８ビットのデータがデータバス５３に送
出される（第４図ｋ）。これにより、他系パッケージの
偶数アドレスからの８ビットのデータが下位ビット用Ｓ
ＲＡＭ２２の偶数アドレスに書き込まれる。逆に、最下
位ビット“ＡＯ”をＨレベルにすると反転ビット“Ａ　
Ｏ　Ｎ”はＬレベルとなることから第２のデータバスト
ランシーバ１８のゲートのみが開かれ、上位８ビットの
データがデータバス５４に送出される（第４図ｌ）。こ
れにより、他系パッケージの奇数アドレスからの８ビ７
｝のデータが上位ビット用ＳＲＡＭ２３の奇数アドレス
に書き込まれる。こうして、アドレスを連続してアクセ
スした場合には下位、上位が交互に切リ換わり、８ビッ
トのバスアーキテクチャとして動作を行うのである。

こうして他系パッケージからのアクセスが緒了すると、
他系パッケージからＬレベルの通知信号７５が人力され
、これに応答するＬレベルの確認信号７６を他系パッケ
ージに送出する。これにより、自系パッケージのＣＰＵ
すなわちマイクロプロセッサ１１は復帰する。

以上説明したように本実施例によれば、ｌ６ビットのデ
ータバス幅をもつＣＰＵであっても、８ビット幅のバス
アーキテクチャとして他系パツケージとのデータ転送を
行うことができる。しかも、本実施例では他系パッケー
ジとの相互の準備確認を行ったうえでアクセスを開始す
るため、確実なデータ転送を行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、ＣＰＵのバスアー
キテクチャを変更した場合でも、外部パッケージを変更
することなく外部パッケージのバスアーキテクチャに適
合させることができる。

従って、設計・試作を最初から行う必要がなく、修正時
間の削減およびコストの低減という効果がある。

また、外部データバスは従来通りのバス幅で内部データ
バス幅だけが大きいＣＰＵを採用する場合と異なり、自
系パッケージ内のメモリに対しては変更後の大きいデー
タバス幅でアクセスするため、処理速度が速いという効
果がある。

また、データバスを時分割的に下位、上位に切り換える
ことで外部パッケージの偶数、奇数アドレスに割り付け
るため、外部パッケージのアドレス領域を拡張できると
いう効果がある。

【図面の簡単な説明】

図面は本発明の一実施例を説明するためのもので、この
うち第１図はバスアーキテクチャ変換回路およびその周
辺部分を示す回路図、第２図はライト切換回路の動作を
説明するための説明図、第３図はチップセレクト回路の
動作を説明するための説明図、第４図は第１、第２のデ
ータバストランンーバの動作を説明するための説明図で
ある。１１・・・・・・マイクロプロセッサ、１２・・・・・
・アドレスバスラッチ回路、１３・・・・・・アドレス
バストランシーバ回路、１５、１６・・・・・・データ
バスドライバ、１７、１８・・・・・・テータバストラ
ンシーバ、２１・・・・・・ＳＲＡＭ回路、２５・・・・・・パラレルインタフエイス、２７・・・
・・・アドレスデコーダ、３１・・・・・・ライト信号切換回路、４１・・・・・
・チップセレクト回路。第２図第３図第４図

Claims

【特許請求の範囲】自系マイクロプロセッサのデータバスを構成する下位ビ
ットおよび上位ビットを、それぞれ外部パッケージのア
ドレス領域の偶数アドレスおよび奇数アドレスに割り当
てるバス選択割当て手段と、他系のマイクロプロセッサ
パッケージからの制御信号により、前記外部パッケージ
のアドレス領域の偶数アドレスおよび奇数アドレスに割
り当てられたデータを、前記自系マイクロプロセッサパ
ッケージ内に配置した第１のメモリおよび第２のメモリ
にそれぞれ対応させて割り当てるための選択を行うメモ
リ選択手段とを具備することを特徴とするバスアーキテクチャ変換
回路。