JPH10116247A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH10116247A JPH10116247A JP8272060A JP27206096A JPH10116247A JP H10116247 A JPH10116247 A JP H10116247A JP 8272060 A JP8272060 A JP 8272060A JP 27206096 A JP27206096 A JP 27206096A JP H10116247 A JPH10116247 A JP H10116247A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Abstract
(57)【要約】
【課題】 周辺回路を内蔵したマイクロコンピュータで
は、アドレスやデータ用のバスと共に、制御信号用の配
線が必要となり、この配線によるチップの高集積化が困
難になる。 【解決手段】 ＣＰＵ１と周辺回路７とが、データバス
のビット数がアドレスバスのビット数より大きいアドレ
ス／データがマルチプレックスされているバスＡＤ０〜
ＡＤ１５で接続され、ＣＰＵ１からバスに出力されるア
ドレス信号に基づいて周辺回路へのデータの書き込み、
読み出しを行う。ＣＰＵ１からはバスＡＤ０〜ＡＤ９に
アドレスが出力されている期間に、前記アドレスとして
使用されていないバスＡＤ１５に制御信号が出力され、
この制御信号をラッチ８でラッチする。バスＡＤ０〜Ａ
Ｄ１５にデータが出力されている期間に、ラッチ８に保
持された制御信号に従ってデータの読み書き等の所定の
動作を行う。制御信号のための専用の配線が不要とな
り、配線数を低減し、チップの高集積化が実現される。
は、アドレスやデータ用のバスと共に、制御信号用の配
線が必要となり、この配線によるチップの高集積化が困
難になる。 【解決手段】 ＣＰＵ１と周辺回路７とが、データバス
のビット数がアドレスバスのビット数より大きいアドレ
ス／データがマルチプレックスされているバスＡＤ０〜
ＡＤ１５で接続され、ＣＰＵ１からバスに出力されるア
ドレス信号に基づいて周辺回路へのデータの書き込み、
読み出しを行う。ＣＰＵ１からはバスＡＤ０〜ＡＤ９に
アドレスが出力されている期間に、前記アドレスとして
使用されていないバスＡＤ１５に制御信号が出力され、
この制御信号をラッチ８でラッチする。バスＡＤ０〜Ａ
Ｄ１５にデータが出力されている期間に、ラッチ８に保
持された制御信号に従ってデータの読み書き等の所定の
動作を行う。制御信号のための専用の配線が不要とな
り、配線数を低減し、チップの高集積化が実現される。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特に周辺回路を内蔵するマイクロコンピュー
タに関する。
タに関し、特に周辺回路を内蔵するマイクロコンピュー
タに関する。
【０００２】
【従来の技術】従来、この種のマイクロコンピュータに
内蔵される周辺回路への読み書きの方法は、読み書きの
内容をマイクロコンピュータの内蔵バスを介し、かつ、
専用の信号線による制御により行われていた。例えば、
図７は、従来のマイクロコンピュータに内蔵される周辺
回路への読み書き手段を示すブロック図である。同図に
おいて、この従来のマイクロコンピュータは、ＣＰＵ
１、デコーダ２、ラッチ３、ａｎｄゲート４、インバー
タ５、ＡＮＤゲート６、周辺回路７を備えており、アド
レス／データのマルチプレックスバスＡＤ０〜ＡＤ１５
により接続が行われている構成とされている。
内蔵される周辺回路への読み書きの方法は、読み書きの
内容をマイクロコンピュータの内蔵バスを介し、かつ、
専用の信号線による制御により行われていた。例えば、
図７は、従来のマイクロコンピュータに内蔵される周辺
回路への読み書き手段を示すブロック図である。同図に
おいて、この従来のマイクロコンピュータは、ＣＰＵ
１、デコーダ２、ラッチ３、ａｎｄゲート４、インバー
タ５、ＡＮＤゲート６、周辺回路７を備えており、アド
レス／データのマルチプレックスバスＡＤ０〜ＡＤ１５
により接続が行われている構成とされている。
【０００３】すなわち、ＣＰＵ（中央処理装置）１は、
周辺回路７からの読み出し動作が生じた場合に、バスＡ
Ｄ０〜ＡＤ９を通して周辺回路７のアドレス１０ビット
を出力し、バスＡＤ０〜ＡＤ１５を通して周辺回路７の
データ１６ビットを入力し、周辺回路７への書き込み動
作が生じた場合に、バスＡＤ０〜ＡＤ９を通して周辺回
路７のアドレス１０ビットを出力し、バスＡＤ０〜ＡＤ
１５を通してデータ１６ビットを出力し、かつ周辺回路
７への読み書き動作のどちらの場合にもアドレスラッチ
信号ｃ、読み書き選択信号ｅ、ストローブ信号ｆの各制
御信号を出力する。ここで、読み書き選択信号ｅは、読
み込み動作時はハイレベル、書き込み動作時はローレベ
ルとなる信号である。
周辺回路７からの読み出し動作が生じた場合に、バスＡ
Ｄ０〜ＡＤ９を通して周辺回路７のアドレス１０ビット
を出力し、バスＡＤ０〜ＡＤ１５を通して周辺回路７の
データ１６ビットを入力し、周辺回路７への書き込み動
作が生じた場合に、バスＡＤ０〜ＡＤ９を通して周辺回
路７のアドレス１０ビットを出力し、バスＡＤ０〜ＡＤ
１５を通してデータ１６ビットを出力し、かつ周辺回路
７への読み書き動作のどちらの場合にもアドレスラッチ
信号ｃ、読み書き選択信号ｅ、ストローブ信号ｆの各制
御信号を出力する。ここで、読み書き選択信号ｅは、読
み込み動作時はハイレベル、書き込み動作時はローレベ
ルとなる信号である。
【０００４】デコーダ２は、ＣＰＵ１から出力されるバ
スＡＤ０〜ＡＤ９までのアドレスを入力とし、入力され
たアドレスが周辺回路７のアドレスであればハイレベ
ル、そうでなければローレベルを出力する。ラッチ３は
デコーダ２の出力をデータ入力とし、ＣＰＵ１のアドレ
スラッチ信号ｃをラッチクロック入力とし、ラッチクロ
ック入力の立ち下がりによってデータ入力端子の値をラ
ッチし、その値をセレクト信号ｄとして出力し続ける。
ＡＮＤゲート４はセレクト信号ｄとストローブ信号ｆと
読み書き選択信号ｅを入力とし、その出力をリード信号
ｇとする。インバータ５は読み書き選択信号ｅを入力と
する。ＡＮＤゲート６はセレクト信号ｄとストローブ信
号ｆとインバータ５の出力信号を入力とし、その出力を
ライト信号ｈとする。一方、周辺回路７は、リード信号
ｇとライト信号ｈを入力とし、リード信号ｇがハイレベ
ルの間、バスＡＤ０〜ＡＤ１５へ周辺回路内部の図示し
ないレジスタが保持しているデータ１６ビットを出力
し、ライト信号ｈの立ち上がりで、バスＡＤ０〜ＡＤ１
５の値を入力値として周辺回路内部の図示しないレジス
タに保持し、そのレジスタの値によって所定の動作を行
う。
スＡＤ０〜ＡＤ９までのアドレスを入力とし、入力され
たアドレスが周辺回路７のアドレスであればハイレベ
ル、そうでなければローレベルを出力する。ラッチ３は
デコーダ２の出力をデータ入力とし、ＣＰＵ１のアドレ
スラッチ信号ｃをラッチクロック入力とし、ラッチクロ
ック入力の立ち下がりによってデータ入力端子の値をラ
ッチし、その値をセレクト信号ｄとして出力し続ける。
ＡＮＤゲート４はセレクト信号ｄとストローブ信号ｆと
読み書き選択信号ｅを入力とし、その出力をリード信号
ｇとする。インバータ５は読み書き選択信号ｅを入力と
する。ＡＮＤゲート６はセレクト信号ｄとストローブ信
号ｆとインバータ５の出力信号を入力とし、その出力を
ライト信号ｈとする。一方、周辺回路７は、リード信号
ｇとライト信号ｈを入力とし、リード信号ｇがハイレベ
ルの間、バスＡＤ０〜ＡＤ１５へ周辺回路内部の図示し
ないレジスタが保持しているデータ１６ビットを出力
し、ライト信号ｈの立ち上がりで、バスＡＤ０〜ＡＤ１
５の値を入力値として周辺回路内部の図示しないレジス
タに保持し、そのレジスタの値によって所定の動作を行
う。
【０００５】次に、図８のタイミング図を参照して、図
７のマイクロコンピュータの読み出し動作について説明
する。周辺回路７の値を読み出す時には、読み書き選択
信号ｅをハイレベルとし、ＣＰＵ１がバスＡＤ０〜ＡＤ
９に周辺回路７のアドレスを出力することによって、デ
コーダ２の出力はハイレベルになる。この間にアドレス
ラッチ信号ｃを立ち下げることによって、ラッチ３はデ
コーダ２のハイレベル出力をラッチし、セレクト信号ｄ
として出力を続ける。次に、ストローブ信号をハイレベ
ルにすることによって、ＡＮＤゲート４の入力が全てハ
イレベルとなるため、ＡＮＤゲート４の出力すなわちリ
ード信号ｇがハイレベルとなり、バスＡＤ０〜ＡＤ１５
へ周辺回路のレジスタが保持しているデータ１６ビット
が出力される。
７のマイクロコンピュータの読み出し動作について説明
する。周辺回路７の値を読み出す時には、読み書き選択
信号ｅをハイレベルとし、ＣＰＵ１がバスＡＤ０〜ＡＤ
９に周辺回路７のアドレスを出力することによって、デ
コーダ２の出力はハイレベルになる。この間にアドレス
ラッチ信号ｃを立ち下げることによって、ラッチ３はデ
コーダ２のハイレベル出力をラッチし、セレクト信号ｄ
として出力を続ける。次に、ストローブ信号をハイレベ
ルにすることによって、ＡＮＤゲート４の入力が全てハ
イレベルとなるため、ＡＮＤゲート４の出力すなわちリ
ード信号ｇがハイレベルとなり、バスＡＤ０〜ＡＤ１５
へ周辺回路のレジスタが保持しているデータ１６ビット
が出力される。
【０００６】ここで、ＣＰＵ１が周辺回路７に対する読
み出し及び書き込み動作を始めてから、動作が終了する
までの期間を１バスサイクルとし、１バスサイクルを４
分割し、分割した各々のタイミングをタイミングＢ１，
Ｂ２，Ｂ３，Ｂ４とする。先ず、タイミングＢ１におい
て、ＣＰＵ１はバスＡＤ０〜ＡＤ９に周辺回路７のアド
レスを出力し、アドレスラッチ信号ｃをハイレベルと
し、読み書き選択信号ｅをハイレベルとする。この時、
デコーダ２の出力はハイレベルとなる。また、バスＡＤ
１０〜ＡＤ１５は不定である。次いで、タイミングＢ２
において、ＣＰＵ１がアドレスラッチ信号ｃをローレベ
ルにする際に、ラッチ３はデコーダ２のハイレベルをラ
ッチする。さらに、タイミングＢ３において、ＣＰＵ１
はストローブ信号ｆをハイレベルにするため、ＡＮＤゲ
ート４の出力すなわちリード信号ｇがハイレベルにな
り、周辺回路７はバスＡＤ０〜ＡＤ１５へデータを出力
する。さらに、タイミングＢ４において、データが出力
され続けている。
み出し及び書き込み動作を始めてから、動作が終了する
までの期間を１バスサイクルとし、１バスサイクルを４
分割し、分割した各々のタイミングをタイミングＢ１，
Ｂ２，Ｂ３，Ｂ４とする。先ず、タイミングＢ１におい
て、ＣＰＵ１はバスＡＤ０〜ＡＤ９に周辺回路７のアド
レスを出力し、アドレスラッチ信号ｃをハイレベルと
し、読み書き選択信号ｅをハイレベルとする。この時、
デコーダ２の出力はハイレベルとなる。また、バスＡＤ
１０〜ＡＤ１５は不定である。次いで、タイミングＢ２
において、ＣＰＵ１がアドレスラッチ信号ｃをローレベ
ルにする際に、ラッチ３はデコーダ２のハイレベルをラ
ッチする。さらに、タイミングＢ３において、ＣＰＵ１
はストローブ信号ｆをハイレベルにするため、ＡＮＤゲ
ート４の出力すなわちリード信号ｇがハイレベルにな
り、周辺回路７はバスＡＤ０〜ＡＤ１５へデータを出力
する。さらに、タイミングＢ４において、データが出力
され続けている。
【０００７】また、図９のタイミング図を参照して、図
７のマイクロコンピュータの書き込み動作について説明
する。周辺回路７へ値を書き込む時には、読み書き選択
信号ｅをローレベルとし、ＣＰＵ１がバスＡＤ０〜ＡＤ
９に周辺回路７のアドレスを出力することによって、デ
コーダ２の出力はハイレベルになる。ここで、インバー
タ５の出力はハイレベルになる。この間にアドレスラッ
チ信号ｃを立ち下げることによって、ラッチ３はデコー
ダ２のハイレベル出力をラッチし、セレクト信号ｄとし
て出力を続ける。次に、ＣＰＵ１が周辺回路７へ書き込
む値をバスＡＤ０〜ＡＤ１５へ出力した後、ストローブ
信号ｆをハイレベルにすることによって、ＡＮＤゲート
６の入力が全てハイレベルとなるため、ＡＮＤゲート６
の出力すなわちライト信号ｈがハイレベルとなり、バス
ＡＤ０〜ＡＤ１５の値が周辺回路７のレジスタに書き込
まれる。
７のマイクロコンピュータの書き込み動作について説明
する。周辺回路７へ値を書き込む時には、読み書き選択
信号ｅをローレベルとし、ＣＰＵ１がバスＡＤ０〜ＡＤ
９に周辺回路７のアドレスを出力することによって、デ
コーダ２の出力はハイレベルになる。ここで、インバー
タ５の出力はハイレベルになる。この間にアドレスラッ
チ信号ｃを立ち下げることによって、ラッチ３はデコー
ダ２のハイレベル出力をラッチし、セレクト信号ｄとし
て出力を続ける。次に、ＣＰＵ１が周辺回路７へ書き込
む値をバスＡＤ０〜ＡＤ１５へ出力した後、ストローブ
信号ｆをハイレベルにすることによって、ＡＮＤゲート
６の入力が全てハイレベルとなるため、ＡＮＤゲート６
の出力すなわちライト信号ｈがハイレベルとなり、バス
ＡＤ０〜ＡＤ１５の値が周辺回路７のレジスタに書き込
まれる。
【０００８】そして、タイミングＢ１において、ＣＰＵ
１はバスＡＤ０〜ＡＤ９に周辺回路７のアドレスを出力
し、アドレスラッチ信号ｃをハイレベルとし、読み書き
選択信号ｅをローレベルとする。この時、デコーダ２の
出力はハイレベルとなり、インバータ５の出力はハイレ
ベルとなる。また、バスＡＤ１０〜ＡＤ１５は不定であ
る。次いで、タイミングＢ２において、ＣＰＵ１がアド
レスラッチ信号ｃをローレベルにする際に、ラッチ３は
デコーダ２のハイレベルをラッチする。さらに、タイミ
ングＢ３において、ＣＰＵ１は書き込みデータをバスＡ
Ｄ０〜ＡＤ１５へ出力する。さらに、タイミングＢ４に
おいて、ＣＰＵ１はストローブをハイレベルにするた
め、ＡＮＤゲート６の出力すなわちライト信号ｈがハイ
レベルになり、周辺回路７にバスＡＤ０〜ＡＤ１５のデ
ータが書き込まれる。以上のように、ＣＰＵ１の周辺回
路７に対する読み書き動作は、内蔵されるバスＡＤ０〜
ＡＤ１５と専用の信号線による制御により行われてい
た。
１はバスＡＤ０〜ＡＤ９に周辺回路７のアドレスを出力
し、アドレスラッチ信号ｃをハイレベルとし、読み書き
選択信号ｅをローレベルとする。この時、デコーダ２の
出力はハイレベルとなり、インバータ５の出力はハイレ
ベルとなる。また、バスＡＤ１０〜ＡＤ１５は不定であ
る。次いで、タイミングＢ２において、ＣＰＵ１がアド
レスラッチ信号ｃをローレベルにする際に、ラッチ３は
デコーダ２のハイレベルをラッチする。さらに、タイミ
ングＢ３において、ＣＰＵ１は書き込みデータをバスＡ
Ｄ０〜ＡＤ１５へ出力する。さらに、タイミングＢ４に
おいて、ＣＰＵ１はストローブをハイレベルにするた
め、ＡＮＤゲート６の出力すなわちライト信号ｈがハイ
レベルになり、周辺回路７にバスＡＤ０〜ＡＤ１５のデ
ータが書き込まれる。以上のように、ＣＰＵ１の周辺回
路７に対する読み書き動作は、内蔵されるバスＡＤ０〜
ＡＤ１５と専用の信号線による制御により行われてい
た。
【０００９】
【発明が解決しようとする課題】このように、周辺回路
を内蔵するマイクロコンピュータにおいて、ＣＰＵが周
辺回路に対して読み書き動作を行う場合には、アドレス
バスとデータバスと制御信号線の３種類の信号線が必要
である。この場合、前記したようにアドレスバスとデー
タバスを共用して、アドレス／データバスと制御信号線
の２種類の信号線によって読み書き動作を行っているも
のもあるが、いずれにしてもバスの他に複数本の制御信
号線が必要である。このため、周辺回路を内蔵するマイ
クロコンピュータにおいて、チップの高集積化が進むに
つれて、チップ面積に対する制御信号線の面積が占める
割合が大きくなり、製品原価が上昇するという問題を有
している。特に、この制御信号線はチップに設けられて
いるＣＰＵと周辺回路との間にくまなく配設されるもの
であるため、制御信号線が１本でも増えると、その制御
信号線が占有する面積が極めて大きなものとなり、チッ
プの高集積化、小型化を図る上での障害になっている。
を内蔵するマイクロコンピュータにおいて、ＣＰＵが周
辺回路に対して読み書き動作を行う場合には、アドレス
バスとデータバスと制御信号線の３種類の信号線が必要
である。この場合、前記したようにアドレスバスとデー
タバスを共用して、アドレス／データバスと制御信号線
の２種類の信号線によって読み書き動作を行っているも
のもあるが、いずれにしてもバスの他に複数本の制御信
号線が必要である。このため、周辺回路を内蔵するマイ
クロコンピュータにおいて、チップの高集積化が進むに
つれて、チップ面積に対する制御信号線の面積が占める
割合が大きくなり、製品原価が上昇するという問題を有
している。特に、この制御信号線はチップに設けられて
いるＣＰＵと周辺回路との間にくまなく配設されるもの
であるため、制御信号線が１本でも増えると、その制御
信号線が占有する面積が極めて大きなものとなり、チッ
プの高集積化、小型化を図る上での障害になっている。
【００１０】本発明の目的は、周辺回路を内蔵したマイ
クロコンピュータにおける制御信号線の本数を削減して
高集積化を実現したマイクロコンピュータを提供するこ
とにある。
クロコンピュータにおける制御信号線の本数を削減して
高集積化を実現したマイクロコンピュータを提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明は、ＣＰＵと周辺
回路とが複数ビットのバスで接続され、ＣＰＵからバス
に出力されるアドレス信号に基づいて周辺回路へのデー
タの書き込み、読み出しを行うマイクロコンピュータに
おいて、ＣＰＵからバスに出力される制御信号を記憶す
る手段を備え、この記憶された制御信号に基づいて周辺
回路を制御するように構成したことを特徴とする。すな
わち、ＣＰＵは、アドレス信号を出力するのに用いるバ
ス以外のバスに制御信号を出力するように構成される。
また、記憶手段はラッチ回路で構成され、ＣＰＵから出
力されるラッチ信号により制御信号を記憶する構成とさ
れる。この場合、バスは、データバスのビット数がアド
レスバスのビット数より大きいアドレス／データがマル
チプレックスされているバスとして構成され、前記ＣＰ
Ｕは前記バスにアドレスが出力されている期間に、前記
アドレスとして使用されていないバスに前記制御信号を
出力し、前記記憶手段が前記制御信号を保持し、前記バ
スにデータが出力されている期間に、前記記憶手段の保
持された制御信号に従って所定の動作を行う構成とされ
る。
回路とが複数ビットのバスで接続され、ＣＰＵからバス
に出力されるアドレス信号に基づいて周辺回路へのデー
タの書き込み、読み出しを行うマイクロコンピュータに
おいて、ＣＰＵからバスに出力される制御信号を記憶す
る手段を備え、この記憶された制御信号に基づいて周辺
回路を制御するように構成したことを特徴とする。すな
わち、ＣＰＵは、アドレス信号を出力するのに用いるバ
ス以外のバスに制御信号を出力するように構成される。
また、記憶手段はラッチ回路で構成され、ＣＰＵから出
力されるラッチ信号により制御信号を記憶する構成とさ
れる。この場合、バスは、データバスのビット数がアド
レスバスのビット数より大きいアドレス／データがマル
チプレックスされているバスとして構成され、前記ＣＰ
Ｕは前記バスにアドレスが出力されている期間に、前記
アドレスとして使用されていないバスに前記制御信号を
出力し、前記記憶手段が前記制御信号を保持し、前記バ
スにデータが出力されている期間に、前記記憶手段の保
持された制御信号に従って所定の動作を行う構成とされ
る。
【００１２】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明のマイクロコンピュ
ータの第１の実施形態のブロック図である。この実施形
態のマイクロコンピュータは、ＣＰＵ（中央処理装置）
１と、アドレス／データがマルチプレックスされている
バスの下位側ＡＤ０〜ＡＤ９に接続されたデコーダ２
と、このデコーダ２の出力をラッチするラッチ３と、バ
スＡＤ１５のデータをラッチするラッチ８と、これらラ
ッチ３，８の出力およびＣＰＵ１からの出力信号を論理
演算して周辺回路７に入力するＡＮＤゲート４、インバ
ータ５、ＡＮＤゲート６とを備えている。
参照して説明する。図１は、本発明のマイクロコンピュ
ータの第１の実施形態のブロック図である。この実施形
態のマイクロコンピュータは、ＣＰＵ（中央処理装置）
１と、アドレス／データがマルチプレックスされている
バスの下位側ＡＤ０〜ＡＤ９に接続されたデコーダ２
と、このデコーダ２の出力をラッチするラッチ３と、バ
スＡＤ１５のデータをラッチするラッチ８と、これらラ
ッチ３，８の出力およびＣＰＵ１からの出力信号を論理
演算して周辺回路７に入力するＡＮＤゲート４、インバ
ータ５、ＡＮＤゲート６とを備えている。
【００１３】前記ＣＰＵ１は、周辺回路７からの読み出
し動作が生じた場合に、バスＡＤ０〜ＡＤ９を通して周
辺回路７のアドレス１０ビットを出力し、バスＡＤ０〜
ＡＤ１５を通して周辺回路７にデータ１６ビットを入力
する。また、周辺回路７への書き込み動作が生じた場合
に、バスＡＤ０〜ＡＤ９を通して周辺回路７のアドレス
１０ビットを出力し、バスＡＤ０〜ＡＤ１５を通してデ
ータ１６ビットを出力する。さらに、周辺回路７への読
み書き動作のどちらの場合にもアドレスラッチ信号ｃ、
ストローブ信号ｆの各制御信号を出力する。ここで、Ｃ
ＰＵ１はアドレス出力中に、バスＡＤ１５に、読み込み
動作時はハイレベル、書き込み動作時はローレベルとな
る信号を出力する。
し動作が生じた場合に、バスＡＤ０〜ＡＤ９を通して周
辺回路７のアドレス１０ビットを出力し、バスＡＤ０〜
ＡＤ１５を通して周辺回路７にデータ１６ビットを入力
する。また、周辺回路７への書き込み動作が生じた場合
に、バスＡＤ０〜ＡＤ９を通して周辺回路７のアドレス
１０ビットを出力し、バスＡＤ０〜ＡＤ１５を通してデ
ータ１６ビットを出力する。さらに、周辺回路７への読
み書き動作のどちらの場合にもアドレスラッチ信号ｃ、
ストローブ信号ｆの各制御信号を出力する。ここで、Ｃ
ＰＵ１はアドレス出力中に、バスＡＤ１５に、読み込み
動作時はハイレベル、書き込み動作時はローレベルとな
る信号を出力する。
【００１４】デコーダ２は、ＣＰＵ１から出力されるバ
スＡＤ０〜ＡＤ９のアドレスを入力とし、入力されたア
ドレスが周辺回路７のアドレスであればハイレベル、そ
うでなければローレベルを出力する。ラッチ３はデコー
ダ２の出力をデータ入力とし、ＣＰＵ１のアドレスラッ
チ信号ｃをラッチクロック入力とし、ラッチクロック入
力の立ち下がりによってデータ入力端子の値をラッチ
し、その値をセレクト信号ｄとして出力し続ける。ＡＮ
Ｄゲート４はセレクト信号ｄとストローブ信号ｆとラッ
チ８の出力である読み書き選択信号ｉを入力とし、その
出力をリード信号ｇとする。インバータ５はラッチ８の
出力である読み書き選択信号ｉを入力とし、反転して出
力する。ＡＮＤゲート６はセレクト信号ｄとストローブ
信号ｆとインバータ５の出力信号を入力とし、その出力
をライト信号ｈとする。
スＡＤ０〜ＡＤ９のアドレスを入力とし、入力されたア
ドレスが周辺回路７のアドレスであればハイレベル、そ
うでなければローレベルを出力する。ラッチ３はデコー
ダ２の出力をデータ入力とし、ＣＰＵ１のアドレスラッ
チ信号ｃをラッチクロック入力とし、ラッチクロック入
力の立ち下がりによってデータ入力端子の値をラッチ
し、その値をセレクト信号ｄとして出力し続ける。ＡＮ
Ｄゲート４はセレクト信号ｄとストローブ信号ｆとラッ
チ８の出力である読み書き選択信号ｉを入力とし、その
出力をリード信号ｇとする。インバータ５はラッチ８の
出力である読み書き選択信号ｉを入力とし、反転して出
力する。ＡＮＤゲート６はセレクト信号ｄとストローブ
信号ｆとインバータ５の出力信号を入力とし、その出力
をライト信号ｈとする。
【００１５】周辺回路７は、リード信号ｇとライト信号
ｈを入力とし、リード信号ｇがハイレベルの間、バスＡ
Ｄ０〜ＡＤ１５へ周辺回路内部の図示しないレジスタが
保持しているデータ１６ビットを出力し、ライト信号ｈ
の立ち上がりで、バスＡＤ０〜ＡＤ１５の値を入力値と
して周辺回路内部の図示しないレジスタに保持し、その
レジスタの値によって所定の動作を行う。ラッチ８はバ
スＡＤ１５を入力とし、ＣＰＵ１のアドレスラッチ信号
ｃをラッチクロック入力とし、ラッチクロック入力の立
ち下がりによってデータ入力端子の値をラッチし、その
値を読み書き選択信号ｉとして出力し続ける。
ｈを入力とし、リード信号ｇがハイレベルの間、バスＡ
Ｄ０〜ＡＤ１５へ周辺回路内部の図示しないレジスタが
保持しているデータ１６ビットを出力し、ライト信号ｈ
の立ち上がりで、バスＡＤ０〜ＡＤ１５の値を入力値と
して周辺回路内部の図示しないレジスタに保持し、その
レジスタの値によって所定の動作を行う。ラッチ８はバ
スＡＤ１５を入力とし、ＣＰＵ１のアドレスラッチ信号
ｃをラッチクロック入力とし、ラッチクロック入力の立
ち下がりによってデータ入力端子の値をラッチし、その
値を読み書き選択信号ｉとして出力し続ける。
【００１６】次に、前記構成の第１の実施形態のマイク
ロコンピュータの読み出し動作について図２のタイミン
グ図を参照して説明する。ここで、ＣＰＵ１が周辺回路
７に対する読み出し及び書き込み動作を始めてから、動
作が終了するまでの期間を１バスサイクルとし、１バス
サイクルを４分割し、分割した各々のタイミングをタイ
ミングＢ１，Ｂ２，Ｂ３，Ｂ４とする。先ず、タイミン
グＢ１において、ＣＰＵ１はバスＡＤ０〜ＡＤ９に周辺
回路７のアドレスを出力し、アドレスラッチ信号ｃをハ
イレベルとし、かつ同時にバスＡＤ１５をハイレベルと
する。この時、デコーダ２の出力はハイレベルとなる。
また、バスＡＤ１０〜ＡＤ１４は不定である。
ロコンピュータの読み出し動作について図２のタイミン
グ図を参照して説明する。ここで、ＣＰＵ１が周辺回路
７に対する読み出し及び書き込み動作を始めてから、動
作が終了するまでの期間を１バスサイクルとし、１バス
サイクルを４分割し、分割した各々のタイミングをタイ
ミングＢ１，Ｂ２，Ｂ３，Ｂ４とする。先ず、タイミン
グＢ１において、ＣＰＵ１はバスＡＤ０〜ＡＤ９に周辺
回路７のアドレスを出力し、アドレスラッチ信号ｃをハ
イレベルとし、かつ同時にバスＡＤ１５をハイレベルと
する。この時、デコーダ２の出力はハイレベルとなる。
また、バスＡＤ１０〜ＡＤ１４は不定である。
【００１７】次いで、タイミングＢ２において、ＣＰＵ
１がアドレスラッチ信号ｃをローレベルにする際に、ラ
ッチ３はデコーダ２のハイレベルをラッチし、ラッチ８
はバスＡＤ１５に出力されているハイレベルをラッチす
る。さらに、タイミングＢ３において、ＣＰＵ１はスト
ローブ信号ｆをハイレベルにするため、ＡＮＤゲート４
の出力すなわちリード信号ｇがハイレベルになり、周辺
回路７はバスＡＤ０〜ＡＤ１５へデータを出力する。さ
らに、タイミングＢ４において、データが出力され続け
ている。
１がアドレスラッチ信号ｃをローレベルにする際に、ラ
ッチ３はデコーダ２のハイレベルをラッチし、ラッチ８
はバスＡＤ１５に出力されているハイレベルをラッチす
る。さらに、タイミングＢ３において、ＣＰＵ１はスト
ローブ信号ｆをハイレベルにするため、ＡＮＤゲート４
の出力すなわちリード信号ｇがハイレベルになり、周辺
回路７はバスＡＤ０〜ＡＤ１５へデータを出力する。さ
らに、タイミングＢ４において、データが出力され続け
ている。
【００１８】一方、前記構成の第１の実施形態のマイク
ロコンピュータの書き込み動作を図３のタイミング図を
参照して説明する。先ず、タイミングＢ１において、Ｃ
ＰＵ１はバスＡＤ０〜ＡＤ９に周辺回路７のアドレスを
出力し、アドレスラッチ信号ｃをハイレベルとし、かつ
同時にアドレスバスＡＤ１５をローレベルとする。この
時、デコーダ２の出力はハイレベルとなる。また、バス
ＡＤ１０〜ＡＤ１４は不定である。続いて、タイミング
Ｂ２において、ＣＰＵ１がアドレスラッチ信号ｃをロー
レベルにする際に、ラッチ３はデコーダ２のハイレベル
をラッチし、ラッチ８はバスＡＤ１５に出力されている
ローレベルをラッチする。この時、インバータ５の出力
はハイレベルとなる。さらに、タイミングＢ３におい
て、ＣＰＵ１は書き込みデータをバスＡＤ０〜ＡＤ１５
へ出力する。そして、タイミングＢ４において、ＣＰＵ
１はストローブ信号ｆをハイレベルにするため、ＡＮＤ
ゲート６の出力、すなわちライト信号ｈがハイレベルに
なり、周辺回路７にバスＡＤ０からＡＤ１５のデータが
書き込まれる。
ロコンピュータの書き込み動作を図３のタイミング図を
参照して説明する。先ず、タイミングＢ１において、Ｃ
ＰＵ１はバスＡＤ０〜ＡＤ９に周辺回路７のアドレスを
出力し、アドレスラッチ信号ｃをハイレベルとし、かつ
同時にアドレスバスＡＤ１５をローレベルとする。この
時、デコーダ２の出力はハイレベルとなる。また、バス
ＡＤ１０〜ＡＤ１４は不定である。続いて、タイミング
Ｂ２において、ＣＰＵ１がアドレスラッチ信号ｃをロー
レベルにする際に、ラッチ３はデコーダ２のハイレベル
をラッチし、ラッチ８はバスＡＤ１５に出力されている
ローレベルをラッチする。この時、インバータ５の出力
はハイレベルとなる。さらに、タイミングＢ３におい
て、ＣＰＵ１は書き込みデータをバスＡＤ０〜ＡＤ１５
へ出力する。そして、タイミングＢ４において、ＣＰＵ
１はストローブ信号ｆをハイレベルにするため、ＡＮＤ
ゲート６の出力、すなわちライト信号ｈがハイレベルに
なり、周辺回路７にバスＡＤ０からＡＤ１５のデータが
書き込まれる。
【００１９】以上のように、ＣＰＵ１の周辺回路７に対
する読み書き動作は、内蔵されるバスＡＤ０〜ＡＤ１４
と、読み書き選択信号として共用したバスＡＤ１５と、
アドレスラッチ信号ｃ、ストローブ信号ｆにより行われ
る。したがって、読み書き選択信号の配線は不要とな
り、マイクロコンピュータにおける配線面積が低減可能
となる。特に、この選択信号の配線はマイクロコンピュ
ータの略全域にわたって形成されるものであり、その配
線面積のチップに占める割合は大きいため、この読み書
き選択信号の配線をアドレス／データのマルチプレック
スバスと共用することによって削除可能な配線の面積は
極めて大きなものとなる。したがって、従来例に比較し
てラッチの数が増加されていても、このラッチに要求さ
れる面積よりも大きな面積の削減が可能となる。
する読み書き動作は、内蔵されるバスＡＤ０〜ＡＤ１４
と、読み書き選択信号として共用したバスＡＤ１５と、
アドレスラッチ信号ｃ、ストローブ信号ｆにより行われ
る。したがって、読み書き選択信号の配線は不要とな
り、マイクロコンピュータにおける配線面積が低減可能
となる。特に、この選択信号の配線はマイクロコンピュ
ータの略全域にわたって形成されるものであり、その配
線面積のチップに占める割合は大きいため、この読み書
き選択信号の配線をアドレス／データのマルチプレック
スバスと共用することによって削除可能な配線の面積は
極めて大きなものとなる。したがって、従来例に比較し
てラッチの数が増加されていても、このラッチに要求さ
れる面積よりも大きな面積の削減が可能となる。
【００２０】図４は、本発明のマイクロコンピュータの
第２の実施形態のブロック図である。同図において、第
１の実施形態と等価な部分には同一符号を付してある。
この実施形態では、第１の実施形態に比較すると、バス
ＡＤ１４のデータをラッチするラッチ９を新たに設けて
いる点が特徴とされている。そして、ＣＰＵ１は、周辺
回路７からの読み出し動作が生じた場合に、バスＡＤ０
〜ＡＤ９を通して周辺回路７のアドレス１０ビットを出
力し、バスＡＤ０〜ＡＤ１５を通して周辺回路７のデー
タ１６ビットを入力する。また、周辺回路７への書き込
み動作が生じた場合に、バスＡＤ０〜ＡＤ９を通して周
辺回路７のアドレス１０ビットを出力し、バスＡＤ０〜
ＡＤ１５を通してデータ１６ビットを出力する。さら
に、周辺回路７への読み書き動作のどちらの場合にもア
ドレスラッチ信号ｃ、ストローブ信号ｆの各制御信号を
出力する。ここで、ＣＰＵ１はアドレス出力中に、バス
ＡＤ１５に、読み込み動作時はハイレベル、書き込み動
作時はローレベルとなる信号を出力し、バスＡＤ１４
に、８ビットデータアクセス時はハイレベル、１６ビッ
トデータアクセス時はローレベルとなる信号を出力す
る。
第２の実施形態のブロック図である。同図において、第
１の実施形態と等価な部分には同一符号を付してある。
この実施形態では、第１の実施形態に比較すると、バス
ＡＤ１４のデータをラッチするラッチ９を新たに設けて
いる点が特徴とされている。そして、ＣＰＵ１は、周辺
回路７からの読み出し動作が生じた場合に、バスＡＤ０
〜ＡＤ９を通して周辺回路７のアドレス１０ビットを出
力し、バスＡＤ０〜ＡＤ１５を通して周辺回路７のデー
タ１６ビットを入力する。また、周辺回路７への書き込
み動作が生じた場合に、バスＡＤ０〜ＡＤ９を通して周
辺回路７のアドレス１０ビットを出力し、バスＡＤ０〜
ＡＤ１５を通してデータ１６ビットを出力する。さら
に、周辺回路７への読み書き動作のどちらの場合にもア
ドレスラッチ信号ｃ、ストローブ信号ｆの各制御信号を
出力する。ここで、ＣＰＵ１はアドレス出力中に、バス
ＡＤ１５に、読み込み動作時はハイレベル、書き込み動
作時はローレベルとなる信号を出力し、バスＡＤ１４
に、８ビットデータアクセス時はハイレベル、１６ビッ
トデータアクセス時はローレベルとなる信号を出力す
る。
【００２１】一方、周辺回路７は、リード信号ｇとライ
ト信号ｈとラッチ９の出力であるバス幅信号ｋを入力と
し、リード信号ｇがハイレベルの間、バスＡＤ０からバ
スＡＤ１５へ周辺回路内部の図示しないレジスタが保持
しているデータを出力し、ライト信号ｈの立ち上がり
で、バスＡＤ０からバスＡＤ１５の値を入力値として周
辺回路内部の図示しないレジスタに保持し、そのレジス
タの値によって所定の動作を行う。この時、周辺回路７
はバス幅信号ｋがハイレベルの時に８ビットデータアク
セス、ローレベルの時に１６ビットデータアクセスを行
う。また、ラッチ９はバスＡＤ１４を入力とし、ＣＰＵ
１のアドレスラッチ信号をラッチクロック入力とし、ラ
ッチクロック入力の立ち下がりによってデータ入力端子
の値をラッチし、その値をバス幅信号ｋとして出力し続
ける。
ト信号ｈとラッチ９の出力であるバス幅信号ｋを入力と
し、リード信号ｇがハイレベルの間、バスＡＤ０からバ
スＡＤ１５へ周辺回路内部の図示しないレジスタが保持
しているデータを出力し、ライト信号ｈの立ち上がり
で、バスＡＤ０からバスＡＤ１５の値を入力値として周
辺回路内部の図示しないレジスタに保持し、そのレジス
タの値によって所定の動作を行う。この時、周辺回路７
はバス幅信号ｋがハイレベルの時に８ビットデータアク
セス、ローレベルの時に１６ビットデータアクセスを行
う。また、ラッチ９はバスＡＤ１４を入力とし、ＣＰＵ
１のアドレスラッチ信号をラッチクロック入力とし、ラ
ッチクロック入力の立ち下がりによってデータ入力端子
の値をラッチし、その値をバス幅信号ｋとして出力し続
ける。
【００２２】次に、前記第２の実施形態のマイクロコン
ピュータの１６ビットデータの読み出し動作について図
５のタイミング図を参照して説明する。ここで、ＣＰＵ
１が周辺回路７に対する読み出し及び書き込み動作を始
めてから、動作が終了するまでの期間を１バスサイクル
とし、１バスサイクルを４分割し、分割した各々のタイ
ミングをタイミングＢ１，Ｂ２，Ｂ３，Ｂ４とすること
は第１の実施形態と同じである。先ず、タイミングＢ１
において、ＣＰＵ１はバスＡＤ０〜ＡＤ９に周辺回路７
のアドレスを出力し、アドレスラッチ信号ｃをハイレベ
ルとし、バスＡＤ１５をハイレベルとし、同時にバスＡ
Ｄ１４をローレベルとする。この時、デコーダ２の出力
はハイレベルとなる。また、バスＡＤ１０〜ＡＤ１３は
不定である。
ピュータの１６ビットデータの読み出し動作について図
５のタイミング図を参照して説明する。ここで、ＣＰＵ
１が周辺回路７に対する読み出し及び書き込み動作を始
めてから、動作が終了するまでの期間を１バスサイクル
とし、１バスサイクルを４分割し、分割した各々のタイ
ミングをタイミングＢ１，Ｂ２，Ｂ３，Ｂ４とすること
は第１の実施形態と同じである。先ず、タイミングＢ１
において、ＣＰＵ１はバスＡＤ０〜ＡＤ９に周辺回路７
のアドレスを出力し、アドレスラッチ信号ｃをハイレベ
ルとし、バスＡＤ１５をハイレベルとし、同時にバスＡ
Ｄ１４をローレベルとする。この時、デコーダ２の出力
はハイレベルとなる。また、バスＡＤ１０〜ＡＤ１３は
不定である。
【００２３】次いで、タイミングＢ２において、ＣＰＵ
１がアドレスラッチ信号ｃをローレベルにする際に、ラ
ッチ３はデコーダ２のハイレベルをラッチし、ラッチ８
はバスＡＤ１５に出力さているハイレベルをラッチし、
ラッチ９はバスＡＤ１４に出力されているローレベルを
ラッチする。さらに、タイミングＢ３において、ＣＰＵ
１はストローブ信号ｆをハイレベルにするため、ＡＮＤ
ゲート４の出力すなわちリード信号ｇがハイレベルにな
り、かつ、バス幅信号ｋがローレベルであるため、周辺
回路７はバスＡＤ０〜ＡＤ１５へデータ１６ビットを出
力する。なお、タイミングＢ４において、データが出力
され続けている。
１がアドレスラッチ信号ｃをローレベルにする際に、ラ
ッチ３はデコーダ２のハイレベルをラッチし、ラッチ８
はバスＡＤ１５に出力さているハイレベルをラッチし、
ラッチ９はバスＡＤ１４に出力されているローレベルを
ラッチする。さらに、タイミングＢ３において、ＣＰＵ
１はストローブ信号ｆをハイレベルにするため、ＡＮＤ
ゲート４の出力すなわちリード信号ｇがハイレベルにな
り、かつ、バス幅信号ｋがローレベルであるため、周辺
回路７はバスＡＤ０〜ＡＤ１５へデータ１６ビットを出
力する。なお、タイミングＢ４において、データが出力
され続けている。
【００２４】また、前記第２の実施形態のマイクロコン
ピュータの書き込み動作について図６のタイミングを参
照して説明する。先ず、タイミングＢ１において、ＣＰ
Ｕ１はバスＡＤ０〜ＡＤ９に周辺回路７のアドレスを出
力し、アドレスラッチ信号ｃをハイレベルとし、バスＡ
Ｄ１５をローレベルとし、バスＡＤ１４をローレベルと
する。この時、デコーダ２の出力はハイレベルとなる。
また、バスＡＤ１０〜ＡＤ１３は不定である。次いで、
タイミングＢ２において、ＣＰＵ１がアドレスラッチ信
号ｃをローレベルにする際に、ラッチ３はデコーダ２の
ハイレベルをラッチし、ラッチ８はバスＡＤ１５に出力
されているローレベルをラッチし、ラッチ９はバスＡＤ
１４に出力されているローレベルをラッチする。この
時、インバータ５の出力はハイレベルとなる。さらに、
タイミングＢ３において、ＣＰＵ１は書き込みデータを
バスＡＤ０〜ＡＤ１５へ出力する。また、タイミングＢ
４において、ＣＰＵ１はストローブ信号ｆをハイレベル
にするため、ＡＮＤゲート６の出力すなわちライト信号
ｈはハイレベルになり、かつ、バス幅信号ｋがローレベ
ルであるため、周辺回路７にバスＡＤ０〜ＡＤ１５の１
６ビットデータが書き込まれる。
ピュータの書き込み動作について図６のタイミングを参
照して説明する。先ず、タイミングＢ１において、ＣＰ
Ｕ１はバスＡＤ０〜ＡＤ９に周辺回路７のアドレスを出
力し、アドレスラッチ信号ｃをハイレベルとし、バスＡ
Ｄ１５をローレベルとし、バスＡＤ１４をローレベルと
する。この時、デコーダ２の出力はハイレベルとなる。
また、バスＡＤ１０〜ＡＤ１３は不定である。次いで、
タイミングＢ２において、ＣＰＵ１がアドレスラッチ信
号ｃをローレベルにする際に、ラッチ３はデコーダ２の
ハイレベルをラッチし、ラッチ８はバスＡＤ１５に出力
されているローレベルをラッチし、ラッチ９はバスＡＤ
１４に出力されているローレベルをラッチする。この
時、インバータ５の出力はハイレベルとなる。さらに、
タイミングＢ３において、ＣＰＵ１は書き込みデータを
バスＡＤ０〜ＡＤ１５へ出力する。また、タイミングＢ
４において、ＣＰＵ１はストローブ信号ｆをハイレベル
にするため、ＡＮＤゲート６の出力すなわちライト信号
ｈはハイレベルになり、かつ、バス幅信号ｋがローレベ
ルであるため、周辺回路７にバスＡＤ０〜ＡＤ１５の１
６ビットデータが書き込まれる。
【００２５】以上のように、この第２の実施形態のマイ
クロコンピュータは、周辺回路７への読み書き動作を行
う際にバス幅を指定する必要がある場合において、ＣＰ
Ｕ１が出力する読み書き選択信号だけでなく、ＣＰＵ１
がアドレス出力時に未使用であるバスＡＤ１４を使用し
て、ＣＰＵ１が出力するバス幅信号をも同時に出力す
る。これにより、前記第１の実施形態に比べると、一度
に複数の制御信号線を共用し、制御信号線の配線面積を
減少することが可能である。すなわち、この第２の実施
形態では、読み書き選択信号の配線と、バス幅信号の配
線が共に不要となり、マイクロコンピュータにおける配
線面積が低減可能となる。なお、この実施形態において
も、従来例に比較してラッチの数が増加されているが、
このラッチに要求される面積よりも大きな面積の削減が
可能となる。特に、チップの高集積化に伴って複数の周
辺回路が搭載される場合には、本発明によるチップ面積
縮小の効果は顕著なものとなる。
クロコンピュータは、周辺回路７への読み書き動作を行
う際にバス幅を指定する必要がある場合において、ＣＰ
Ｕ１が出力する読み書き選択信号だけでなく、ＣＰＵ１
がアドレス出力時に未使用であるバスＡＤ１４を使用し
て、ＣＰＵ１が出力するバス幅信号をも同時に出力す
る。これにより、前記第１の実施形態に比べると、一度
に複数の制御信号線を共用し、制御信号線の配線面積を
減少することが可能である。すなわち、この第２の実施
形態では、読み書き選択信号の配線と、バス幅信号の配
線が共に不要となり、マイクロコンピュータにおける配
線面積が低減可能となる。なお、この実施形態において
も、従来例に比較してラッチの数が増加されているが、
このラッチに要求される面積よりも大きな面積の削減が
可能となる。特に、チップの高集積化に伴って複数の周
辺回路が搭載される場合には、本発明によるチップ面積
縮小の効果は顕著なものとなる。
【００２６】本発明は、前記各実施形態に限定されるも
のではなく、その要旨を逸脱しない範囲で変更可能であ
ることは言うまでもない。例えば、前記実施形態では、
バスを２本共用しているが、未使用線が４本残っている
ので、これらの未使用線に対してその他の制御信号を共
用することも可能であり、また、周辺回路へのアドレス
線の本数が減ることによって、共用可能な未使用線の本
数を増加させることも可能である。また、前記実施形態
では、周辺回路のアドレス１０ビット／データ１６ビッ
トで共用可能な未使用線の本数は６本であるが、周辺回
路のアドレス１６ビット／データ３２ビット等に拡張す
ることも可能である。
のではなく、その要旨を逸脱しない範囲で変更可能であ
ることは言うまでもない。例えば、前記実施形態では、
バスを２本共用しているが、未使用線が４本残っている
ので、これらの未使用線に対してその他の制御信号を共
用することも可能であり、また、周辺回路へのアドレス
線の本数が減ることによって、共用可能な未使用線の本
数を増加させることも可能である。また、前記実施形態
では、周辺回路のアドレス１０ビット／データ１６ビッ
トで共用可能な未使用線の本数は６本であるが、周辺回
路のアドレス１６ビット／データ３２ビット等に拡張す
ることも可能である。
【００２７】
【発明の効果】以上説明したように本発明は、ＣＰＵか
ら所定のタイミングでバスに制御信号を出力し、この制
御信号を記憶手段で記憶し、この記憶された制御信号に
基づいて周辺回路に対するデータの書き込みや読み出し
を行う構成とされているので、記憶手段としてのラッチ
を設けることで、前記した制御信号の配線を不要とし、
制御信号の数を低減することができる。これにより、マ
イクロコンピュータのチップにおいて占有面積が大きな
制御信号の配線を削減し、チップの高集積化を実現し、
かつマイクロコンピュータの縮小化が実現でき、かつそ
のコストの削減が実現できる効果がある。
ら所定のタイミングでバスに制御信号を出力し、この制
御信号を記憶手段で記憶し、この記憶された制御信号に
基づいて周辺回路に対するデータの書き込みや読み出し
を行う構成とされているので、記憶手段としてのラッチ
を設けることで、前記した制御信号の配線を不要とし、
制御信号の数を低減することができる。これにより、マ
イクロコンピュータのチップにおいて占有面積が大きな
制御信号の配線を削減し、チップの高集積化を実現し、
かつマイクロコンピュータの縮小化が実現でき、かつそ
のコストの削減が実現できる効果がある。
【図１】本発明の第１の実施形態のブロック図である。
【図２】第１の実施形態における読み出し動作のタイミ
ング図である。
ング図である。
【図３】第１の実施形態における書き込み動作のタイミ
ング図である。
ング図である。
【図４】本発明の第２の実施形態のブロック図である。
【図５】第２の実施形態における読み出し動作のタイミ
ング図である。
ング図である。
【図６】第２の実施形態における書き込み動作のタイミ
ング図である。
ング図である。
【図７】従来のマイクロコンピュータの一例のブロック
図である。
図である。
【図８】図７のマイクロコンピュータにおける読み出し
動作のタイミング図である。
動作のタイミング図である。
【図９】図７のマイクロコンピュータにおける書き込み
動作のタイミング図である。
動作のタイミング図である。
１ ＣＰＵ ２ デコーダ ３，８，９ ラッチ ４，６ ＡＮＤゲート ５ インバータ ７ 周辺回路 ＡＤ０〜ＡＤ１５ アドレス／データ・マルチプレック
スバス
スバス
Claims (5)
- 【請求項１】 ＣＰＵ（中央処理装置）と周辺回路とが
複数ビットのバスで接続され、ＣＰＵから前記バスに出
力されるアドレス信号に基づいて周辺回路へのデータの
書き込み、読み出しを行うマイクロコンピュータにおい
て、前記ＣＰＵから所定のタイミングで前記バスに出力
される制御信号を記憶する手段を備え、この記憶された
制御信号に基づいて前記周辺回路を制御するように構成
したことを特徴とするマイクロコンピュータ。 - 【請求項２】 ＣＰＵは、アドレス信号を出力するのに
用いるバス以外のバスに、アドレス信号の出力のタイミ
ングと同期して制御信号を出力する請求項１のマイクロ
コンピュータ。 - 【請求項３】 記憶手段はラッチ回路で構成され、ＣＰ
Ｕから出力されるラッチ信号により制御信号を記憶する
請求項１または２のマイクロコンピュータ。 - 【請求項４】 バスは、データバスのビット数がアドレ
スバスのビット数より大きいアドレス／データがマルチ
プレックスされているバスとして構成され、前記ＣＰＵ
は前記バスにアドレスが出力されている期間に、前記ア
ドレスとして使用されていないバスに前記制御信号を出
力し、前記記憶手段が前記制御信号を保持し、前記バス
にデータが出力されている期間に、前記記憶手段に保持
されている制御信号に従って所定の動作を行う請求項２
または３のマイクロコンピュータ。 - 【請求項５】 制御信号は、読み書き制御信号、バス幅
信号の少なくとも１つである請求項１ないし４のいずれ
かのマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272060A JPH10116247A (ja) | 1996-10-15 | 1996-10-15 | マイクロコンピュータ |
| US08/950,988 US6052747A (en) | 1996-10-15 | 1997-10-15 | Microcomputer incorporating peripheral circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272060A JPH10116247A (ja) | 1996-10-15 | 1996-10-15 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116247A true JPH10116247A (ja) | 1998-05-06 |
Family
ID=17508546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8272060A Pending JPH10116247A (ja) | 1996-10-15 | 1996-10-15 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6052747A (ja) |
| JP (1) | JPH10116247A (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175845A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプロセツサシステム |
| JPS63146132A (ja) * | 1986-12-10 | 1988-06-18 | Fujitsu Ltd | 割込制御方式 |
| JPH0281155A (ja) * | 1988-09-16 | 1990-03-22 | Fujitsu Ltd | 幅拡張データの転送方式 |
| JPH03163632A (ja) * | 1989-11-21 | 1991-07-15 | Mitsubishi Electric Corp | マイクロコンピュータテスト回路 |
| JPH05120210A (ja) * | 1991-10-24 | 1993-05-18 | Matsushita Electric Ind Co Ltd | マイクロコンピユータ |
| JPH07152721A (ja) * | 1993-11-29 | 1995-06-16 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US5471590A (en) * | 1994-01-28 | 1995-11-28 | Compaq Computer Corp. | Bus master arbitration circuitry having improved prioritization |
| US5557757A (en) * | 1994-02-02 | 1996-09-17 | Advanced Micro Devices | High performance integrated processor architecture including a sub-bus control unit for generating signals to control a secondary, non-multiplexed external bus |
| US5630145A (en) * | 1995-05-05 | 1997-05-13 | United Microelectronics Corp. | Method and apparatus for reducing power consumption according to bus activity as determined by bus access times |
-
1996
- 1996-10-15 JP JP8272060A patent/JPH10116247A/ja active Pending
-
1997
- 1997-10-15 US US08/950,988 patent/US6052747A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6052747A (en) | 2000-04-18 |
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