JPH03144840A - チップ選択方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、マイクロコンピュータシステムの周辺チップ
のチップ選択方式に関するものである。

〈従来の技術〉 一般にマイクロコンピュータシステムはＣＰＵ。

メモリおよび周辺チップで横１戊されるが、ＣＰＵから
アドレスバス上に出力される値と当該周辺チップの割付
はアドレスのと一致を検出し、チップセレクト端子を介
して当該周辺チップにアクセスを伝達する。

〈発明が解決しようとする課題〉 しかしながら、上記のようなシステムにおけるチップ選
択方式には次のような種々の問題がある。

ａ、チップセレク１〜は月発生のためのアドレスデコー
ダをゲートアレイ等により集積回路化すると、周辺チッ
プの追加、削除に合せて再設計しなければならない、ま
た多数の周辺チップを用いる場合、配線数も多くなる。

ｂ、各周辺チップにアドレスデコーダを持たせると、割
付はアドレスの変更が出来ない。さらに、同じ種類の周
辺チップを使用することができない。

Ｃ３各周辺チップのアドレスがハードウェア的に固定さ
れるため、それぞれのドライバソフトウェアがシステム
間で共通化できない。

本発明は上記のｌ？１′！題を解決するためになされた
もので、設計変更や拡張における周辺チップの追加や削
除に容易に対応でき、システム間のソフトウェアの互換
性が高いチップ選択方式を実現することを目的とする。

く課題を解決するための手段〉 本発明はＣＰＵからアドレスバスに出力されるアドレス
値と周辺チップの割付はアドレスとの一致を検出して対
応する周辺チップを選択するチップ選択方式に係るもの
で、その特徴とするところは各周辺チップがアドレスデ
コーダを有し、割付は選択信号がカスケード接続する前
記アドレスデコーダを順次遅延して伝達され、前記各周
辺チップの割付はアドレスをＣＰＵからデータバスを介
して前記各アドレスデコーダに順次設定する点にある。

く作用〉 割付は選択信号がカスケード＃続により各周辺チップを
順次伝搬するので周辺チップの追加や削除に容易に対応
でき、各周辺チップの割付はアドレスがデータバスを介
してソフトウェアで設定できるのでシステム間のソフト
ウェアの互換性が高まる。

〈実施例〉 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明に係るチップ選択方式の一実施剥を示す
構成ブロック図である。各周辺チップ１゜２．３・・・
には割付はアドレス設定機能を持つアドレスデコーダが
設けられている。従来と同様、データ、アドレス、リー
ドライトの各信号線がバスとして接続されている外、各
周辺チップは割付は選択信号線り、Ｌ２．Ｌ３・・・で
カスケードに接続されている。

第２図は各周辺チップの内部を示す構成ブロック図であ
る０図において、周辺回路本体２１以外の部分はアドレ
スデコーダを構成する。各周辺チップは通常のアクセス
と、割付は設定アクセスの２つの動作モードを持つ。

（１）通常のアクセスモード 従来のアクセスサイクルと基本的に同じ動作モードで、
ＣＰＵからアドレスバスに出力される値と割付はアドレ
スの一致により当該周辺チップがアクセスされる。

（２）割付は設定アクセスモード 各周辺チップの割付はアドレスをソフトウェアで設定す
る動作モードで、第３図のタイムチャートを用いて初段
の場合の動作を以下に説明する。

ただしタイムチャート内の信号表示記号の添字の数字の
部分は周辺チップの段数を表す。

初めに電源投入後、システムリセットによりシステムが
起動される（第３図（Ａ＞）、第２図の周辺チップを含
め、全ての周辺チップに共通の割付は設定用アドレスＡ
ＤＳを割当てる。ＣＰＵがこの割付は設定用アドレスＡ
ＤＳに対し書込みを行うと、ＣＰＵからアドレスバスに
出力された値がアドレスラッチストローブ信号（第３図
〈Ｃ））により第１のラッチ１１に保持され、割付は設
定用アドレスＡＤＳとの一致がＸＯＲ（排他的論理和）
回＃４１２で検出され、ライトイネーブル信号ＷＥ（第
３図（Ｂ））との論理積がＡＮＤ回路１３でとられ、そ
の出力でＤ−ＦＦ　（Ｄ形フリップフロップ回路）１４
．１５のタロツク端子が駆動される。このとき割付は選
択信号入力ＡＧ、がＨｎ （Ｈｉｇｈ：高レベル）になっていると、上記クロック
の立上がりでＡＮＤｌ　６の出力はＨとなる。

この出力は上記クロックの立ち下がり、すなわち書込み
サイクルの終了時点でＤ−ＦＦ　１７により割付は選択
信号出力ＡＧｏｕｔとして後段の周辺チップに伝えられ
る（第３図（Ｆ））。この割付は選択信号出力ＡＧｏｊ
ｔとＤ−ＦＦ１７のタロツク信弓の論理積がＡＮＤ回路
１８でとられ、第２のラッチ回路１９のラッチストロー
ブ信号ＬＳとなる（第２図（Ｇ））。この書込みサイク
ルでＣＰＵがデータバスに出力した値がラッチ１９に取
込まれ、これがアドレス−数構出用Ｘ０Ｒ２０の比較値
すなわち割付はアドレスとなる。したがって、このサイ
クル以降に（通常のアクセスモードで）、ＣＰＵがラッ
チ１９の割付はアドレスに対し、書込みもしくは読み出
しのアクセスを行えばＸ０Ｒ２０の出力がＨとなり、周
辺回路本体２１のチッ１セレクｌ一端子を活性化するこ
とができる。第２図の回路で、Ｄ−ＦＦ１４，１５およ
びＡＮＤ回路１６は差分回路を構成し、割付は設定用ア
ドレスＡＤＳのアクセスで割付は選択信号入力ＡＧ　。

が初めてＨになった時のみ、ＡＮＤ回路１６の出力はＨ
となる。その後は割付は選択信号人力ＡＧ。がトＩのま
まで＃Ｊ割付けの動作、すなわちラッチ１９へのアドレ
スの書込みは行なわれない、すなわち、ラッチ１９の設
定が終了した殴階で当該周辺チップは（２）の割付は設
定モードから（１）の通常アクセスモードに移行する。

したがってＣＰＵから初段のチップ（第１図の１）にダ
ミーアクセスを行うのみで割付は選択信号の自動発生が
可能となり、初段のチップの割付は選択信号入力ＡＧ、
。に割付けのために特別にパルスを入力する必要がない
、前段からの割付は選択信号ＡＧｏｕｔは設定アクセス
ごとに遅延され、順次後段の割付は選択信号入力ＡＧ、
ｏに伝達されるため、全ての周辺チップを選択すること
ができる。

このような構成のチップ選択方式によれば、外部にアド
レスデコーダ回路を必要とせず、配線が大幅に減少する
。

また割付は選択信号をカスケード接続することにより、
設計変更や拡張における周辺チップの追加や削除に容易
に対応することができる。

各周辺チップの割付はアドレスをソフトウェアで設定で
きるため、デバイスドライバ等も固定でき、システム間
のソフトウェアの互換性が高まり、フレキシビリティが
増す。

〈発明の効果〉 以上の説明から明らかなように、本願発明によれば、配
線数が少なく、設計変更や拡張における周辺チップの追
加や削除に容易に対応でき、システム間のソフトウェア
の互換性が高いチップ選択方式を簡単な構成で実現する
ことができる。

【図面の簡単な説明】

第１図は本発明に係るチップ選択方式の一実施関を示す
構成ブロック図、第２図は第１図の各周辺チップの内部
を示す要部構成ブロック図、第３図は第２図装置の動作
を示すタイムチャー１−である。

Claims (1)

1. 【特許請求の範囲】 ＣＰＵからアドレスバスに出力されるアドレス値と周辺
   チップの割付けアドレスとの一致を検出して対応する周
   辺チップを選択するチップ選択方式において、 各周辺チップがアドレスデコーダを有し、割付け選択信
   号がカスケード接続する前記アドレスデコーダを順次遅
   延して伝達され、前記各周辺チップの割付けアドレスを
   ＣＰＵからデータバスを介して前記各アドレスデコーダ
   に順次設定することを特徴とするチップ選択方式。