JP3452147B2 - 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ - Google Patents
内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータInfo
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- JP3452147B2 JP3452147B2 JP27131293A JP27131293A JP3452147B2 JP 3452147 B2 JP3452147 B2 JP 3452147B2 JP 27131293 A JP27131293 A JP 27131293A JP 27131293 A JP27131293 A JP 27131293A JP 3452147 B2 JP3452147 B2 JP 3452147B2
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- internal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
-
- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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- Microcomputers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、外部及び内部の周辺機
器とエミュレーションモードで作動することができるマ
イクロコンピュータに関するものである。
器とエミュレーションモードで作動することができるマ
イクロコンピュータに関するものである。
【０００２】
【従来の技術】マイクロコンピュータは、通常、アドレ
ス／データバスによって接続された中央処理装置すなわ
ちＣＰＵ、少なくとも１つの内部周辺機器（クロック、
アナログ≡デジタル変換器等）、内部アドレスデコーダ
及び内部メモリ（ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ、ＥＰ
ＲＯＭ等）を備えることが知られている。中央処理装置
は、ユーザモードでの外部接続用のポートとバスを有す
る。
ス／データバスによって接続された中央処理装置すなわ
ちＣＰＵ、少なくとも１つの内部周辺機器（クロック、
アナログ≡デジタル変換器等）、内部アドレスデコーダ
及び内部メモリ（ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ、ＥＰ
ＲＯＭ等）を備えることが知られている。中央処理装置
は、ユーザモードでの外部接続用のポートとバスを有す
る。
【０００３】まだ存在しない回路をエミュレートさせる
ことが必要な場合が多い。このためには、既に存在して
いるマイクロコンピュータを使用することが望ましい。
しかしながら、マイクロコンピュータの周辺機器が機能
的でないまたは存在しない場合、その場合にマイクロコ
ンピュータ内にその機能を再形成するとは不可能であ
る。従って、エミュレータを得ることは不可能である。
ことが必要な場合が多い。このためには、既に存在して
いるマイクロコンピュータを使用することが望ましい。
しかしながら、マイクロコンピュータの周辺機器が機能
的でないまたは存在しない場合、その場合にマイクロコ
ンピュータ内にその機能を再形成するとは不可能であ
る。従って、エミュレータを得ることは不可能である。
【０００４】
【発明が解決しようとする課題】本発明は、選択的にア
クセス可能な内部周辺機器及び外部周辺機器を有するマ
イクロコンピュータによってこの欠点を解消することを
目的とする。従って、内部周辺機器が要求に応えられな
いとき、マイクロコンピュータの外部にその機能を再形
成することができる。さらに、マイクロコンピュータを
使用して、複数の異なるマイクロコンピュータをエミュ
レートすることが可能になる。
クセス可能な内部周辺機器及び外部周辺機器を有するマ
イクロコンピュータによってこの欠点を解消することを
目的とする。従って、内部周辺機器が要求に応えられな
いとき、マイクロコンピュータの外部にその機能を再形
成することができる。さらに、マイクロコンピュータを
使用して、複数の異なるマイクロコンピュータをエミュ
レートすることが可能になる。
【０００５】
【課題を解決するための手段】本発明によると、エミュ
レーションモードでは、マイクロコンピュータのポート
は、外部周辺機器及び外部アドレスデコーダに接続され
ている。外部アドレスデコーダは、外部周辺機器が選択
されるときには、内部アドレスデコーダの動作を阻止す
る信号を中央処理装置に出力する。好ましくは、外部メ
モリは、更に、入／出力ポートに接続され、１つの外部
周辺機器は１つの外部メモリにのみアクセスする。
レーションモードでは、マイクロコンピュータのポート
は、外部周辺機器及び外部アドレスデコーダに接続され
ている。外部アドレスデコーダは、外部周辺機器が選択
されるときには、内部アドレスデコーダの動作を阻止す
る信号を中央処理装置に出力する。好ましくは、外部メ
モリは、更に、入／出力ポートに接続され、１つの外部
周辺機器は１つの外部メモリにのみアクセスする。
【０００６】中央処理装置が周辺機器によって使用でき
る少なくとも１つの割り込み入力を有するとき、好まし
くは、内部及び外部の周辺機器からの割り込み要求信号
は、各々エミュレーションモードにおいてＯＲゲートの
入力に入力され、そのＯＲゲートの出力は中央処理装置
の割り込み入力に接続されている。
る少なくとも１つの割り込み入力を有するとき、好まし
くは、内部及び外部の周辺機器からの割り込み要求信号
は、各々エミュレーションモードにおいてＯＲゲートの
入力に入力され、そのＯＲゲートの出力は中央処理装置
の割り込み入力に接続されている。
【０００７】外部周辺機器から来る割り込み信号は、ま
ず第１に、ＡＮＤゲートの入力に入力され、そのＡＮＤ
ゲートの別の入力にはマイクロコンピュータの動作モー
ドに対応する信号が入力される。添付図面を参照して行
う以下の実施例の説明から、本発明がより理解され、そ
の他の利点、特徴及び可能性がより明らかになるであろ
う。但し、これらの実施例は、本発明を何ら限定するも
のではない。
ず第１に、ＡＮＤゲートの入力に入力され、そのＡＮＤ
ゲートの別の入力にはマイクロコンピュータの動作モー
ドに対応する信号が入力される。添付図面を参照して行
う以下の実施例の説明から、本発明がより理解され、そ
の他の利点、特徴及び可能性がより明らかになるであろ
う。但し、これらの実施例は、本発明を何ら限定するも
のではない。
【０００８】
【実施例】図１を参照するならば、マイクロコンピュー
タ１０は、中央処理装置１２、周辺機器１６、メモリ１
８及び内部アドレスデコーダ１４を備え、これらの様々
な構成要素はデータ／アドレスバス２０に接続されてい
る。中央処理装置１２は、ユーザモードでの外部アクセ
ス用の入／出力ポート２２を備える。
タ１０は、中央処理装置１２、周辺機器１６、メモリ１
８及び内部アドレスデコーダ１４を備え、これらの様々
な構成要素はデータ／アドレスバス２０に接続されてい
る。中央処理装置１２は、ユーザモードでの外部アクセ
ス用の入／出力ポート２２を備える。
【０００９】外部周辺機器とユーザモードで動作すると
き、外部周辺機器２８及び外部メモリ２６が、中央処理
装置１２の入／出力ポートに接続される。従って、エミ
ュレーションモードでは、中央処理装置１２の外部アク
セス用入／出力ポートは、データバースとしてそしてア
ドレス／制御バスとして使用される。本発明によると、
外部アドレスデコーダ２４は、中央処理装置１２の外部
アクセス用入／出力ポートに接続されている。この外部
アドレスデコーダは、周辺機器のアドレスが内部アドレ
スであるかまたは外部アドレスであるかを示す信号を送
り返す。
き、外部周辺機器２８及び外部メモリ２６が、中央処理
装置１２の入／出力ポートに接続される。従って、エミ
ュレーションモードでは、中央処理装置１２の外部アク
セス用入／出力ポートは、データバースとしてそしてア
ドレス／制御バスとして使用される。本発明によると、
外部アドレスデコーダ２４は、中央処理装置１２の外部
アクセス用入／出力ポートに接続されている。この外部
アドレスデコーダは、周辺機器のアドレスが内部アドレ
スであるかまたは外部アドレスであるかを示す信号を送
り返す。
【００１０】従来、周辺機器１６と中央処理装置１２と
の間の情報の交換は、図２に簡潔に図示したように、矩
形波型のクロック信号Ｈと、クロック信号の立ち下がり
エッジに配置された１６個のアドレス信号Ａと、クロッ
ク信号の立ち上がりエッジの間にその値が変化する図２
には図示していない８個のデータ信号と、書込み動作か
または読出動作かを示す同様に図示していない信号と、
内部アドレスデコーダによって生成される周辺機器選択
信号ＮＣＳと、中央処理装置割り込み信号とによって行
われる。
の間の情報の交換は、図２に簡潔に図示したように、矩
形波型のクロック信号Ｈと、クロック信号の立ち下がり
エッジに配置された１６個のアドレス信号Ａと、クロッ
ク信号の立ち上がりエッジの間にその値が変化する図２
には図示していない８個のデータ信号と、書込み動作か
または読出動作かを示す同様に図示していない信号と、
内部アドレスデコーダによって生成される周辺機器選択
信号ＮＣＳと、中央処理装置割り込み信号とによって行
われる。
【００１１】図２に参照符号ＮＣＳで示した周辺機器選
択信号は、低レベル状態で通常アクティブである。クロ
ック信号が低レベル状態にある時、内部アドレスデコー
ダがプリロード（すなわちプリチャージ）される。クロ
ック信号が高レベル状態になると、周辺機器選択信号が
アクティブにされ、周辺機器選択信号が低レベル状態に
なる（図２の参照番号４０）。
択信号は、低レベル状態で通常アクティブである。クロ
ック信号が低レベル状態にある時、内部アドレスデコー
ダがプリロード（すなわちプリチャージ）される。クロ
ック信号が高レベル状態になると、周辺機器選択信号が
アクティブにされ、周辺機器選択信号が低レベル状態に
なる（図２の参照番号４０）。
【００１２】従来のユーザモードでは、中央処理装置12
による周辺機器のアドレッシングは１つのクロックサイ
クルＨで下記のように実行される。すなわち、クロック
信号が低レベル状態にある時、中央処理装置１２による
アドレスの決定、書込／読出信号の決定及びアドレスデ
コーダのプリロードが行われる。クロック信号が高レベ
ル状態になると、アドレスデコーダのプリロードは停止
し、内部アドレスデコーダはデコード動作を行い、選択
された周辺機器を選択するための周辺機器選択信号ＮＣ
Ｓがアクティブにされ、書込サイクルでは中央処理装置
１２によって、読出サイクルでは選択された周辺機器に
よって、データバスにデータ要素が入力される。もちろ
ん、割り込み要求は、周辺機器によって任意の時に発生
される。
による周辺機器のアドレッシングは１つのクロックサイ
クルＨで下記のように実行される。すなわち、クロック
信号が低レベル状態にある時、中央処理装置１２による
アドレスの決定、書込／読出信号の決定及びアドレスデ
コーダのプリロードが行われる。クロック信号が高レベ
ル状態になると、アドレスデコーダのプリロードは停止
し、内部アドレスデコーダはデコード動作を行い、選択
された周辺機器を選択するための周辺機器選択信号ＮＣ
Ｓがアクティブにされ、書込サイクルでは中央処理装置
１２によって、読出サイクルでは選択された周辺機器に
よって、データバスにデータ要素が入力される。もちろ
ん、割り込み要求は、周辺機器によって任意の時に発生
される。
【００１３】上記のように、本発明によると、外部アド
レスデコーダ２４は、入／出力ポート２２に接続され、
更に、周辺機器２８及びメモリ２６に接続されている。
外部アドレスデコーダ２４は、表示されたアドレスの関
数として状態を変える信号（図２のＣＳＩ）を送り出
す。すなわち、信号ＣＳＩは、表示されたアドレスが内
部アドレスである限り低レベル状態のままであり、表示
アドレスがマイクロコンピュータ１０の外部アドレスで
あるには高レベル状態になる。この信号ＣＳＩは、中央
処理装置１２に送られる。
レスデコーダ２４は、入／出力ポート２２に接続され、
更に、周辺機器２８及びメモリ２６に接続されている。
外部アドレスデコーダ２４は、表示されたアドレスの関
数として状態を変える信号（図２のＣＳＩ）を送り出
す。すなわち、信号ＣＳＩは、表示されたアドレスが内
部アドレスである限り低レベル状態のままであり、表示
アドレスがマイクロコンピュータ１０の外部アドレスで
あるには高レベル状態になる。この信号ＣＳＩは、中央
処理装置１２に送られる。
【００１４】従って、エミュレーションモードでは、ア
ドレッシングによって内部アドレスまたは外部アドレス
の選択が可能である。そして、中央処理装置１２による
周辺機器のアドレッシングは、クロックサイクルＨ内に
実行される。クロックが低レベル状態であるとき、中央
処理装置１２によるアドレスの決定、読出／書込信号の
決定及び内部アドレスデコーダのプリロードが行われ、
さらに、外部アドレスデコーダ２４によるアドレスのデ
コード及びそのデコードによって生成した信号ＣＳＩの
転送がある。
ドレッシングによって内部アドレスまたは外部アドレス
の選択が可能である。そして、中央処理装置１２による
周辺機器のアドレッシングは、クロックサイクルＨ内に
実行される。クロックが低レベル状態であるとき、中央
処理装置１２によるアドレスの決定、読出／書込信号の
決定及び内部アドレスデコーダのプリロードが行われ、
さらに、外部アドレスデコーダ２４によるアドレスのデ
コード及びそのデコードによって生成した信号ＣＳＩの
転送がある。
【００１５】クロック信号Ｈが高レベル状態になると、
その時、信号ＣＳＩの状態に応じて２つの可能性かあ
る。信号ＣＳＩが低レベル状態にあると、これは、内部
周辺機器１６が選択されたことを意味し、マイクロコン
ピュータ１０は普通に動作する。信号ＣＳＩが高レベル
状態にある時、内部アドレスデコーダからの信号ＮＣＳ
は、図２に一点鎖線４２で示したように高レベル状態の
ままであり、この時、書込サイクルでは中央処理装置１
２によって、または、読出サイクルでは外部周辺機器２
８によってデータバスとして作動する入／出力ポート２
２にデータ要素が入力される。
その時、信号ＣＳＩの状態に応じて２つの可能性かあ
る。信号ＣＳＩが低レベル状態にあると、これは、内部
周辺機器１６が選択されたことを意味し、マイクロコン
ピュータ１０は普通に動作する。信号ＣＳＩが高レベル
状態にある時、内部アドレスデコーダからの信号ＮＣＳ
は、図２に一点鎖線４２で示したように高レベル状態の
ままであり、この時、書込サイクルでは中央処理装置１
２によって、または、読出サイクルでは外部周辺機器２
８によってデータバスとして作動する入／出力ポート２
２にデータ要素が入力される。
【００１６】従って、このようなマイクロコンピュータ
は、エミュレーションモードでは、内部周辺機器及び外
部周辺機器とともに作動することができる。上記のよう
に、外部アドレスデコーダ２４によって生成した信号Ｃ
ＳＩは、クロック信号Ｈが低レベル状態にある時しかそ
の状態を変化させない。従って、クロック信号の立ち下
がりエッジと外部アドレスデコーダ２４によって出力さ
れる信号ＣＳＩの立ち上がりエッジとの間に時間遅れ４
４（図２）がある。この遅れ４４は、クロックサイクル
の半分より小さく、従って、内部アドレスデコーダの動
作を阻止するために必要な信号ＣＳＩを妨げるものでは
ない。
は、エミュレーションモードでは、内部周辺機器及び外
部周辺機器とともに作動することができる。上記のよう
に、外部アドレスデコーダ２４によって生成した信号Ｃ
ＳＩは、クロック信号Ｈが低レベル状態にある時しかそ
の状態を変化させない。従って、クロック信号の立ち下
がりエッジと外部アドレスデコーダ２４によって出力さ
れる信号ＣＳＩの立ち上がりエッジとの間に時間遅れ４
４（図２）がある。この遅れ４４は、クロックサイクル
の半分より小さく、従って、内部アドレスデコーダの動
作を阻止するために必要な信号ＣＳＩを妨げるものでは
ない。
【００１７】上記のように、任意の時に、外部及び内部
の周辺機器によって中央処理装置１２に対して割り込み
要求が生成されることが可能でなければならない。外部
周辺機器には、５つの割り込み入力が備えられている。
図３は、中央処理装置１２の割り込み入力の１つを図示
している。この割り込み入力３４は、ＯＲゲート３０の
出力に接続されており、そのＯＲゲートの２つの入力に
は割り込み要求信号が入力される。
の周辺機器によって中央処理装置１２に対して割り込み
要求が生成されることが可能でなければならない。外部
周辺機器には、５つの割り込み入力が備えられている。
図３は、中央処理装置１２の割り込み入力の１つを図示
している。この割り込み入力３４は、ＯＲゲート３０の
出力に接続されており、そのＯＲゲートの２つの入力に
は割り込み要求信号が入力される。
【００１８】ＯＲゲート３０のこれらの２つの入力の１
つは、直接、内部割り込み要求信号ｉｉを受け、もう１
つの入力はマイクロコンピュータがエミュレーションモ
ードで作動しているときに割り込み要求を有効化するこ
とができるＡＮＤゲートを介して外部周辺機器ＩＥから
割り込み要求信号を受ける。従って、使用されるモード
Ｕ／Ｅ、すわなち、ユーザモードまたはエミュレーショ
ンモードに対応する信号がＡＮＤゲート３２のもう１つ
の入力に入力される。
つは、直接、内部割り込み要求信号ｉｉを受け、もう１
つの入力はマイクロコンピュータがエミュレーションモ
ードで作動しているときに割り込み要求を有効化するこ
とができるＡＮＤゲートを介して外部周辺機器ＩＥから
割り込み要求信号を受ける。従って、使用されるモード
Ｕ／Ｅ、すわなち、ユーザモードまたはエミュレーショ
ンモードに対応する信号がＡＮＤゲート３２のもう１つ
の入力に入力される。
【００１９】本発明の好ましい１実施例を記載したが、
本発明の範囲内で、同じ精神に基づく変更が可能である
ことは明らかである。
本発明の範囲内で、同じ精神に基づく変更が可能である
ことは明らかである。
【図１】 本発明に従って構成されたマイクロコンピュ
ータの概略構成図である。
ータの概略構成図である。
【図２】 図１のマイクロコンピュータの信号のタイミ
ング図である。
ング図である。
【図３】 中央処理装置の割り込み入力の論理回路の概
略図である。
略図である。
１０ マイクロコンピュータ
１２ 中央処理装置
１４ 内部アドレスデコーダ
１６ 内部周辺機器
１８ 内部メモリ
２０ データ／アドレスバス
２２ 入／出力ポート
２４ 外部アドレスデコーダ
２６ 外部メモリ
２８ 外部周辺機器
３０ ＯＲゲート
３４ 割り込み入力
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−263737（ＪＰ，Ａ)
特開 平１−109459（ＪＰ，Ａ)
特開 昭60−77247（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/22 - 11/26
G06F 12/02 - 12/06
G06F 15/78
Claims (3)
- 【請求項１】 データ／アドレスバスによって接続され
た中央処理装置と、少なくとも１つの内部周辺機器と、
内部アドレスデコーダと、内部メモリとを備える、外部
周辺機器とエミュレーションモードで作動可能なマイク
ロコンピュータであって、上記中央処理装置は、ユーザ
モードでの外部アクセス用の入／出力ポートを有し、エ
ミレーションモードで、上記入／出力ポートは上記外部
周辺機器と外部アドレスデコーダとに接続され、上記外
部アドレスデコーダは、上記外部周辺機器が選択されて
いるときに上記内部アドレステコーダの動作を阻止する
信号を上記中央処理装置に出力することを特徴とするマ
イクロコンピュータ。 - 【請求項２】 外部メモリが更に上記入／出力ポートに
接続されていることを特徴とする請求項１に記載のマイ
クロコンピュータ。 - 【請求項３】 上記中央処理装置は、少なくとも１つの
割り込み入力を備えており、上記内部周辺機器から来る
割り込み要求信号はＯＲゲートの１つの入力に印加さ
れ、上記ＯＲゲートの出力は上記割り込み入力に接続さ
れており、上記外部周辺機器から来る上記割り込み要求
信号はＡＮＤゲートの一方の入力に印加され、上記ＡＮ
Ｄゲートの他方の入力にはマイクロコンピュータの動作
モードに対応する信号が入力され、上記ＡＮＤゲートの
出力は上記ＯＲゲートのもう１つの入力に接続されてい
ることを特徴とする請求項１または２に記載のマイクロ
コンピュータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9211716 | 1992-10-02 | ||
| FR9211716A FR2696561B1 (fr) | 1992-10-02 | 1992-10-02 | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06236291A JPH06236291A (ja) | 1994-08-23 |
| JP3452147B2 true JP3452147B2 (ja) | 2003-09-29 |
Family
ID=9434096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27131293A Expired - Fee Related JP3452147B2 (ja) | 1992-10-02 | 1993-10-04 | 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5692161A (ja) |
| EP (1) | EP0594473B1 (ja) |
| JP (1) | JP3452147B2 (ja) |
| DE (1) | DE69300109T2 (ja) |
| FR (1) | FR2696561B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728665A (ja) * | 1993-07-07 | 1995-01-31 | Nec Corp | マイクロコンピュータ用エミュレーション装置 |
| JP2793540B2 (ja) * | 1995-12-27 | 1998-09-03 | 日本電気アイシーマイコンシステム株式会社 | エミュレーション装置 |
| EP1025500B1 (de) * | 1998-09-02 | 2003-12-10 | Infineon Technologies AG | Verfahren und vorrichtung zur systemsimulation von mikrocontrollern/mikroprozessoren und zugehörenden peripheriemodulen |
| US6571360B1 (en) * | 1999-10-19 | 2003-05-27 | Sun Microsystems, Inc. | Cage for dynamic attach testing of I/O boards |
| CN101354730B (zh) * | 2005-08-31 | 2010-08-25 | 上海海尔集成电路有限公司 | 一种仿真器芯片的仿真方法 |
| CN100357909C (zh) * | 2005-08-31 | 2007-12-26 | 上海海尔集成电路有限公司 | 一种仿真器芯片 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441154A (en) * | 1981-04-13 | 1984-04-03 | Texas Instruments Incorporated | Self-emulator microcomputer |
| US4797808A (en) * | 1981-06-22 | 1989-01-10 | Texas Instruments Incorporated | Microcomputer with self-test of macrocode |
| US4514805A (en) * | 1982-02-22 | 1985-04-30 | Texas Instruments Incorporated | Interrupt operation in systems emulator mode for microcomputer |
| US4649471A (en) * | 1983-03-01 | 1987-03-10 | Thomson Components-Mostek Corporation | Address-controlled automatic bus arbitration and address modification |
| US5140687A (en) * | 1985-10-22 | 1992-08-18 | Texas Instruments Incorporated | Data processing apparatus with self-emulation capability |
| US4875186A (en) * | 1986-02-28 | 1989-10-17 | Prime Computer, Inc. | Peripheral emulation apparatus |
| US5001624A (en) * | 1987-02-13 | 1991-03-19 | Harrell Hoffman | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor |
| US5155812A (en) * | 1989-05-04 | 1992-10-13 | Texas Instruments Incorporated | Devices and method for generating and using systems, software waitstates on address boundaries in data processing |
| JPH0679307B2 (ja) * | 1987-10-22 | 1994-10-05 | 日本電気株式会社 | コプロセッサの並行動作制御方式 |
| US5084814A (en) * | 1987-10-30 | 1992-01-28 | Motorola, Inc. | Data processor with development support features |
| JPH0724029B2 (ja) * | 1988-04-13 | 1995-03-15 | 日本電気株式会社 | エミュレーション装置 |
| US5053949A (en) * | 1989-04-03 | 1991-10-01 | Motorola, Inc. | No-chip debug peripheral which uses externally provided instructions to control a core processing unit |
| US5155839A (en) * | 1989-09-29 | 1992-10-13 | Allen-Bradley Company, Inc. | Apparatus using in undifferentiated strobe output to interface either of two incompatible memory access signal types to a memory |
| JPH03204737A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 信号処理プロセッサのデバッグ回路 |
| US5247642A (en) * | 1990-12-05 | 1993-09-21 | Ast Research, Inc. | Apparatus for determining cacheability of a memory address to provide zero wait state operation in a computer system |
| US5291584A (en) * | 1991-07-23 | 1994-03-01 | Nexcom Technology, Inc. | Methods and apparatus for hard disk emulation |
| US5457802A (en) * | 1993-05-17 | 1995-10-10 | Motorola, Inc. | Integrated circuit pin control apparatus and method thereof in a data processing system |
-
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