JPS6040063B2 - 複合バス回路 - Google Patents

Description

【発明の詳細な説明】 （１） 発明の技術分野 本発明は高速度のデータ転送を行う装置と低速度のデー
タ転送を行う積層とが混在する情報処理装置システムに
おいて、適用されて好適な榎号バス回路に関する。

（ロ） 技術の背景 近年、情報処理装置システムは処理速度の高速化と、低
価格化が益々強く要望されてきている。

同時に、単一の情報処理装置システムに接続され得る入
出力装置の数量、種類も増加の一途をたどつている。こ
の結果、情報処理装置システムの中枢部分、すなわちプ
ロセッサとメインメモリ間におけるデータ転送速度は非
常に大きくなり、両者を電気的に接続している信号線（
バス）のインピーダンスがデータ転送速度の上限を支配
するようになってきている。

とくに、信号線路長は信号伝達の遅延時間（立上り，立
下り特性に関連している）に大きな影響を及ぼす。一方
、情報処理装置システムに含まれる入出力装置の増加は
、より長大な信号線路長を有するバスの使用を余議なく
させている。

（ｍ） 従来技術と問題点 従来、このような状況に対して次の２つの手段が横じら
れている。

第１は価格を優先させたものであり、単一の最大なバス
にプロセッサ，メインメモリ，多数の入出力装置を共通
接続した形態をしている。

この場合、高速度のデータ転送を可能とするプロセッサ
，メインメモリが開発されても、接続数に比例して最大
となった１／０ライン（バスの一部分）によって生じる
データ転送遅延時間のため、前記プロセッサやメインメ
モリの性能を生かせない欠点があった。第２は性能を優
先させたものであり、プロセッサ’メインメモリ，入出
力装置間を共通接続する長大な主バスとは別に、プロセ
ッサ，メインメモリ間のみを接続する副バスを設けたも
のである。

この場合、主バスと副バスの使用権の制御を行う回路が
複雑なものとなり、また、メモリおよびプロセッサは２
種の接続部をもつため、回路構成が大となる欠点がある
。（Ｗ）発明の目的 本発明は前記従来の欠点ｌこ鑑み、低価格でかつプロセ
ッサ，メインメモリの高速度データ転送性能を発揮させ
得る複号バス回路を提供することを目的とするものであ
る。

（Ｖ） 発明の構成 そして、この目的は本発明によれば、複数のバスと、こ
れらのバスを直列に接続する双方向バッファ回路と、こ
の双方向バッファ回路の切替えを前記バスの利用を支配
している装置の接続位置に応じて制御する手段とより構
成されていることを特徴とする複号バス回路によって達
成される。

更に好ましくは、前記複数のバスの線路長は、単一のバ
スに接続される装置の情報転送速度に応じて異なるよう
にされているのがよい。（の）発明の実施例 以下本発明の実施例を図面によって詳述する。

第１図は本発明に係る複号バス回路が適用された情報処
理装置システムを例示するブロックダイヤグラムである
。第２図は第１図に示す双方向バッファ回路の詳細な構
成を示す図である。図中、Ｍ円山まプロセッサ、ＢＵＦ
Ｆ１、ＢＵＦＦ２およびＢＵＦＦ３は双方向バッファ回
路、ＯＲ１，ＯＲ２はオアゲート回路、ＣＮ‘まこれら
プロセッサＭＰＵ、双方向バッファ回路ＢＵＦＦ１，Ｂ
ＵＦＦ２，ＢＵＦＦ３，オアゲ−ト回路ＯＲ１，ＯＲ２
および後述の図示しないバッファ制御部を含む制御中松
ブロックである。

また、ＭＡはメモリアドレスバス、１０Ａはアイオーア
ド・レスバス、ＭＤはメモリデータバス、１０Ｄはアイ
オーデータバスであり、夫々メモリＭＥＭに対するアド
レス信号の転送，入出力装置１／０（＃１）・…・・１
／０（＃ｎ）が発生するアドレス信号の転送、メモリＭ
ＥＭに対する謙出／書込データの転送、および入出力袋
贋１／０（＃１）……１／０（＃ｎ）に対する入出力デ
ータの転送を行ついる。更に、Ｍ庇ＷはメモリＭＥＭに
対して読出／書込の種別を与えるリードライト信号を転
送するメモリリードライト信号線、ＰＭＡはプロセンサ
ＭＰＵの出力信号が不活性状態（トライステート・オフ
）である期間中に入出力装置１／０（＃１）・・・１／
０（＃ｎ）がメモリＭＥＭをアクセスしている状態、い
わゆるダイレクト・メモリ・アクセス状態であることを
示すディー・ェム・ェー信号を転送するディ・ェム・ェ
ー信号線、ＭＲおよびＭＷはこのダイレクト・メモＩＪ
・アクセス状態あるときにメモリＭＥＭに対するそれぞ
れ読出および書込のタイミングを与えるメモリリード信
号およびメモリライト信号を送するメモリリ−ド信号線
およびメモリライト信号線、１０ＲＷはプロセッサＭ円
Ｕが入出力装置１／０（＃１）…１／０（＃ｎ）に対し
て読出／書込を指示していることを示すアィオー・リー
ドライト信号を転送するアイオー・リードライト信号線
、ＲＥはメモリＭＥＭからの応答信号線、ＴＩＭはタイ
ミング切替回路である。

さて「本実施例においては、アドレスバスＭＡ，１０Ａ
およびデータ・バスＭＤ，１００はメモリ用と入出力装
置用とに分離されており、メモリ用のものＭＡ，ＭＤは
短い線路長となっている。

しかも、メモリ用のバスＭＡ，ＭＤと入出力装置用のバ
ス１０Ａ，１０Ｄとは双方向バッファ回路ＢＵＦＦ１，
ＢＵＦＦ２，ＢＵＦＦ３を介して直列に接続されている
。従って、比較的アクセス頻度が高く、高速データ転送
を必要とするプロセッサーメモリ間において、アドレス
バス上の転送時間の遅延はメモリ用のアドレスバスＭＡ
によるものが王であり、アィオーアドレスバス１０Ａ側
についての影響は双方向バッファ回路ＢＵＦＦＩの入力
までとなる。すなち、最大な線路長を持つアィオーアド
レスバス１０Ａの転送時間遅延に対する悪影響はなくな
る。同様にプロセッサーメモリ間のデータ転送時におけ
るデータバスについて、双方向バッファ回路ＢＵＦＦ３
のために、長大な線路長のアィオーデータバス１０Ｄの
影響を受けることがなくなる。この結果、プロセッサー
メモリ間の高速アクセスが実現される。一方、入出力装
置１／０（＃１）・…・・１／０（＃ｎ）は比較的低速
度のデータ転送で十分なので、単一のバスに一括接続さ
れており、従ってその線路長は大である。

このバスを使ったデータ転送は、プロセッサＭＰＵと入
出力装置１／０（＃１）……１／０（＃ｎ）間における
ものと、メモリＭＥＭと入出力装置１／０（＃１）……
１／０（＃ｎ）間におけるものとの２つの場合が考えら
れるが、最も転送時間がかかるのは後者の方であるから
、これについて次に説明する。メモリー入出力装置間の
データ転送、すなわちダイレクト・メモリ・アクセス時
におけるデ−タ転送は、以下のように行われる。まず、
いずれかの入出力装置１／０（＃１）・・・・・・１／
０（＃ｎ）からのアドレス信号は、アィオーアドレス・
バス１０Ａから双方向バッファ回路ＢＵＦＦＩを経由し
メモリＭＥＭに送出される。

無論このときプロセッサＭＰＵの信号出力端子はトライ
ステートオフ状態なので、プロセッサＭＰＵからのアド
レス信号が干渉することはない。そして、ライト動作で
あれば入出力装置１／０（＃１）・・・・・・１／０（
＃ｎ）からのデータ信号はアィオーデータバス１０Ｄか
ら双方向バッファ回路ＢＵＦＦ３を通り、次いで双方向
バッファ回路ＢＵＦＦ２を通ってメモリ・データバスへ
送出される。

この場合も、プロセッサの出力はトライステート・オフ
となっている。またリード動作であれば、メモリＭ旧Ｍ
からのデータ信号はメモリ・データバスＭＤから双方向
バッファ回路ＢＵＦＦ２を通り、次いで双方向バッファ
回路ＢＵＦＦ３を通ってアィオーデータバス１０Ｄに送
出される。ところで、以上述べた高速転送時と低速転送
時とではメモリＭ旧Ｍの動作サイクルが異なってこなけ
ればならない。そこで、本実施の場合、オアゲート回路
ＯＲ１，ＯＲ２およびタイミング切替回路Ｔ肌を用いて
この制御を行っている。すなわち、プロセッサＭＰＵか
メモリＭＥＭをアクセスする場合には、オアゲートＯＲ
Ｉを通ってメモリリードライト信号がプロセッサＭＰＵ
からメモリＭ旧Ｍへ通知されるのみで、オアゲート回路
ＯＲ２からの信号は出力されない。他方、ダイレクト・
メモリ・アクセス時においては、入出力装置１／○（＃
１）・・・・・・１／０（＃ｎ）が送出したりードライ
ト信号はオアゲート回路ＯＲＩとＯＲ２の両方に入力さ
れる。なお、プロセッサからの信号はトライステートオ
フのため干渉しない。このため、メモリＭＥＭはオアゲ
ート回路ＯＲＩからのメモリ・リードライト信号に加え
てオアゲート回路ＯＲ２からディ・ェム・ェー信号が通
知される。これによって、メモリＭＥＭに内蔵されてい
るタイミング切替回路ＴＩＭは、ディ・ェム・エー信号
が通知されないとき、短い時間でデータ転送終了を示す
応答信号ＲＥを発生し、逆にディ・ェム・エー信号が通
知されたときには、アイオー側のバス上の信号が安定す
るに十分な長い時間を経過させて応答信号ＲＥを発生す
る。なお、プロセッサＭＰＵ，メモリＭＥＭ，入出力装
置１／０（＃１）・・・・・・１／０（＃ｎ）のすべて
を単一バスで接続した場合と本実施例とを比較したなら
ば、ダイレクト・メモリ・アクセス時に若干の遅延の増
加がみられる。

だが、この遅れ分は、双方向バッファ回路ＢＵＦＦ１，
ＢＵＦＦ２，ＢＵＦＦ３によるものだけであり、この双
方向バッファ回路ＢＵＦＦ１，ＢＵＦＦ２，ＢＵＦＦ３
は第２図に示すような単純な構造のゲート回路なので、
ゲート遅延時間による転送能力への影響は殆んど無視さ
れる。また、前記双方向バッファ回路ＢＵＦＦ１，ＢＵ
ＦＦ２，ＢＵＦＦ３の制御は前述の説明に照せば自ずと
明らかになるように簡単なものであり、通常の論理ゲー
ドや読出専用メモリ（ＲＯＭ）を利用して実現すること
は容易である。

その場合の各回路ＢＵＦＦ１，ＢＵＦＦ２，ＢＵＦＦ３
の動作の真理値（ＯＮ，ＯＦＦによってゲートの通過，
非通過を示す）は次の表の通りである。（Ｗ） 発明の
効果以上説明したように、本発明の榎号バス回路によれ
ば、バス自体を速度に応じて分割し、複数のバスにする
ので高速処理可能な処理装置及び記憶装置がをてる性能
を十分発揮でき、処理が高速となり、しかも、各入出力
装置がメモリをアクセスする際使用するバスは、処理装
置が使用するバスを利用する様にしてあるので、バスの
ための回路も簡単となる。即ち簡単な構成で低価格、か
つ高速のプ。セッサ等の性能を入出力装置の接続数にか
）わらず十分に発揮させることができるといった効果が
ある。

【図面の簡単な説明】

第１図は本発明による複号バス回路を適用した情畿処理
装置システムを例示するブロックダイヤグラム、第２図
は第１図に示す双方向バッファ回路の詳細な構成を示す
図である。 図中、ＭＡ・・・…メモリ・アドレス・バス、１０Ａ・
・・…アイオー・アドレス・／ゞス、ＭＤ……メモリ．
データ・バス、１０Ｄ……アイオー・データ・バス、Ｂ
ＵＦＦ１，ＢＵＦＦ２，ＢＵＦＦ３……双方向バッファ
回路、ＭＰＵ・・…・プロセッサ、Ｍ旧Ｍ・・・…メモ
リ、１／０（＃１）〜１／０（＃ｎ）……入出力装置、
ＯＲ１，ＯＲ２……オアゲート回路、ＴＩＭ……タイミ
ング切替回路、Ｍ旧Ｗ……メモリ・リード・ライト信号
線、ＤＭＡ・・・・・・ディー・ェム・ェー信号線、Ｍ
Ｒ・・・・・・メモリ・リード信号線、ＭＷ・…・・メ
モリ・ライト信号線。 多２図 第’図

Claims (1)

1. 【特許請求の範囲】 １ 一定の処理速度でデータを処理する処理装置と該処
   理速度より速い情報信号転送速度のデータ記憶装置と、
   該一定の処理速度より遅い速度で動作する入出力装置
   と、を備えてデータ処理を実行する情報処理装置におい
   て、 該記憶手段に接続された第１のバスと、 該入出
   力装置に接続された第２のバスと、 該各バスに接続さ
   れた双方向バツフア回路と 該双方向バツフア回路間及
   び該処理装置を電気接続する手段と、 該入出力装置が
   該記憶装置をアクセスする際、該記憶装置を該入出力装
   置の処理速度で動作させる手段と、を備え、 該処理装置は該一定の処理速度で該第１のバスを使用
   して記憶装置をアクセスし、 該入出力装置は該第１及
   び第２のバスを使用して記憶装置をアクセスすることを
   特徴とする復号バス回路。 ２ 前記第１及び第２のバスの線路長は、各バスに接続
   される装置の速度に応じて異ることを特徴とする特許請
   求の範囲第１項記載の復号バス回路。