JP3480961B2 - メモリアクセス方法 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、バッファリングメモ
リを有した制御ユニットのメモリアクセス方法に関し、
特に複数のプロセッサ間でデータ転送を行い処理速度の
異なるシステム間の速度整合をとるような場合に、メモ
リ上に一旦データを保持する機能を有する入出力制御ユ
ニットや通信制御ユニット等の制御ユニットのメモリア
クセス方法に関する。 【０００２】 【従来の技術】近年、コンピュータ利用システムの高速
通信化の要求に伴い、機能ごとに処理を分散させた複数
のプロセッサを持つシステムが構築されている。このよ
うなコンピュータシステムにおいて、通信速度及び処理
速度を高速化させ、処理速度の異なる機能プロセス間で
通信を行うために、ＤＭＡ（ダイレクト・メモリ・アク
セス）によって、一旦メモリ上へデータを格納するバッ
ファリングが行われることが多い。 【０００３】たとえば、システム全体の制御を行うプロ
セッサユニットや表示を専用に行う表示ユニットなど複
数の機能ユニットから構成されるコンピュータシステム
において、外部入出力機器と高速でデータ転送を行わせ
るための入出力制御ユニットや、外部通信回線との速度
整合をとるための通信制御ユニット等では、内部にバッ
ファリングメモリを有し、ＤＭＡによって一旦データを
このバッファリングメモリに格納してからデータ転送を
行っている。 【０００４】従来、このようなシステムでは、各ユニッ
ト間に共有して利用されるシステムバスによって各ユニ
ットが接続されており、アクセスしたい相手のユニット
に割りふられたアドレスを指定しユニット内部のＤＭＡ
コントローラの設定を行ってＤＭＡによるデータ転送を
行っている。 【０００５】 【発明が解決しようとする課題】しかし、従来のＤＭＡ
転送のためにバッファリング機能を有するユニットで
は、その内部に、ユニット独自のアドレスを付与したバ
ッファリングメモリを利用するため、前記システムバス
を通して外部のユニットからは直接そのバッファリング
メモリのアドレスを指定することができなかった。 【０００６】また、バッファリングメモリを有したユニ
ットでは、通常バッファリングメモリへのアクセスはＤ
ＭＡ転送の設定を必要とし、バッファリングメモリ内の
データの一部変更を確認する際でもＤＭＡ転送によらな
ければならず、かえって処理時間がかかってしまうとい
う問題が生じていた。 【０００７】そこで、この発明は、以上のような事情を
考慮してなされたものであり、各種の制御ユニットのバ
ッファリングメモリに対して、システムバスを介したプ
ロセッサユニットから直接アクセスを可能とするメモリ
アクセス方法を提供することを目的とする。 【０００８】 【課題を解決するための手段】図１に、この発明の原理
構成を説明するブロック図を示す。図１において、この
発明は、アドレス及びデータの伝送経路であるシステム
バス８に接続されるバス制御部１と、ＤＭＡコントロー
ラ２と、アドレスラッチバッファ４と、データを一時記
憶するバッファリングメモリ３とを有した制御ユニット
が、システムバス８によりプロセッサユニット７と接続
され、プロセッサユニット７からの入出力制御信号を受
信して制御ユニット内のバッファリングメモリ３へデー
タをＤＭＡ転送する制御ユニットのメモリアクセス方法
において、制御ユニットが、データを一時保持するレジ
スタを備え、プロセッサユニット７から送られるバッフ
ァリングメモリ３のアドレスを前記レジスタに一時保持
し、その後プロセッサユニット７から送られる入出力制
御信号を受信したときに、前記レジスタに一時保持され
たバッファリングメモリ３のアドレスに対して、データ
の入出力を実行することを特徴とする制御ユニットのメ
モリアクセス方法を提供するものである。 【０００９】また、制御ユニット内に、バッファリング
メモリ３のアクセスすべきアドレスを一時保持するセッ
トレジスタ５と、前記入出力制御信号を受信してメモリ
アクセスを許可するイネーブル信号をセットレジスタ５
へ出力するウインドウレジスタ６を設け、プロセッサユ
ニット７から前記セットレジスタ５に対して送られるデ
ータの書込み用の入出力制御信号を受信したときにその
データをバッファリングメモリ３のアドレス又は、その
アドレスの一部分を示すものとしてセットレジスタ５に
設定し、その後、プロセッサユニット７からウインドウ
レジスタ６に対して送られるデータの書込み又は読み出
し用の入出力制御信号を受信したときに前記セットレジ
スタ５に設定されたバッファリングメモリ３のアドレス
又はアドレスの一部分を用いて、アクセスすべきメモリ
アドレスを指定すると共にバッファリングメモリ３への
データの入出力を実行してもよい。 【００１０】 【作用】プロセッサユニット７から、システムバス８を
介して、アクセスしようとする制御ユニット内のレジス
タのアドレスを指定して、バッファリングメモリ３のア
ドレスをデータとする書込み用の入出力制御信号をその
制御ユニットに送信する。 【００１１】制御ユニットのバス制御部１はこの入出力
制御信号を解析して、受信したデータすなわちバッファ
リングメモリ３のアドレスをレジスタに一時保持する。 【００１２】次に、制御ユニットがプロセッサユニット
７から送られる入出力制御信号を受信したときに、バス
制御部１がレジスタに一時保持されたバッファリングメ
モリ３のアドレスに対してデータの入出力を実行する。 【００１３】以上のような動作により、プロセッサユニ
ット７から制御ユニット内のバッファリングメモリ３へ
の直接アクセスが可能となる。 【００１４】 【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。図２に、この発明の一実施例である入出
力制御ユニットの回路ブロック図を示す。入出力制御ユ
ニットとは、たとえば外部のフロッピーディスクドライ
ブとのデータ転送を行うためのインタフェースである。 【００１５】同図において、システムバス８及びプロセ
ッサユニット７は図１に示したものと同じである。１１
は、入出力制御ユニット内で、システムバス８と接続さ
れるバッファ制御部であり、システムバス上の衝突の検
出、信号のタイミング制御およびシステムバス上を流れ
るデータ及びアドレスの解析を行い、必要なデータのみ
をシステムバスへ送受信する部分である。 【００１６】１２はＤＭＡコントローラであり、データ
を一時記憶するバッファリングメモリ１３へのデータ転
送をコントロールするものである。１４は、ＤＭＡコン
トローラ１２によるデータ転送を行う際に、アクセスす
るアドレスを保持するアドレスラッチバッファである。 【００１７】１５は、この発明の特徴部分をなすセット
レジスタであり、ここに、プロセッサユニット７からア
クセスしようとするバッファリングメモリのアドレスの
一部が設定される。１６は、外部のプロセッサユニット
７等からセットレジスタに設定されたアドレスを読み出
して確認するようなときに用いるリードバッファであ
る。 【００１８】１１Ａは、バス制御部１１内にあって、こ
の入出力制御ユニット内に属するＩ／Ｏ素子のアドレス
をデコードしてそのＩ／Ｏ素子のチップセレクト信号を
出力するＩ／Ｏアドレスデコード部である。 【００１９】通常入出力制御ユニットには、外部のプロ
セッサユニット７などからシステムバス８を介して直接
アクセス可能なＩ／Ｏアドレスをいくつか有しており、
このＩ／Ｏアドレスを指定してデータのＩ／Ｏリード又
はＩ／Ｏライトの入出力制御コマンド信号をシステムバ
ス８上に送ってやることにより、指定されたＩ／Ｏアド
レスに対してデータの読み書きが行われる。 【００２０】たとえば、外部からバッファ制御部１１に
セットレジスタ１５のアドレスが与えられると、このア
ドレスをＩ／Ｏアドレスデコード部がデコードしてセッ
トレジスタ１５をセレクトするための信号＊ＢＦＰＲが
出力される。＊ＢＦＰＲについては後述する。 【００２１】次に、入出力制御ユニット内でバッファリ
ングメモリ１３のアクセスのために利用される信号につ
いて説明する。ＤＭＡコントローラ１２からは、バッフ
ァリングメモリ１３に対しデータ転送を行うためのコマ
ンド信号としてメモリリードコマンド信号＊ＭＲＤ（２
１）メモリライトコマンド信号＊ＭＷＴ（２２）が出力
される。 【００２２】バッファ制御部１１からは、外部からの入
出力制御信号を受信した場合に、この制御信号に対応し
たＩ／Ｏリードコマンド信号＊ＩＯＲ（２４）とＩ／Ｏ
ライトコマンド信号＊ＩＯＷ（２５）が出力される。Ａ
ＥＮ（２３）は、ＤＭＡコントローラ１２によるデータ
転送を行う際にアクティブとなるＤＭＡＣアドレスイネ
ーブル信号である。 【００２３】＊ＢＦＰＲ（２６）はセットレジスタ１５
をアクセスすべき素子として指定するためのチップセレ
クト信号であり、この＊ＢＦＰＲがアクティブ（“Ｌ”
レベル状態）である時に、＊ＩＯＷの立上りでセットレ
ジスタにデータ、たとえばアクセスすべきバッファリン
グメモリのアドレスが書き込まれる。＊ＢＦＷＲ（２
７）は、ウインドウレジスタのチップセレクト信号であ
る。 【００２４】ここで図示していないウインドウレジスタ
とは、外部のプロセッサユニット７等から直接バッファ
リングメモリ１３のあるアドレスに対してアクセスを行
うための架空のレジスタであるが、入出力制御ユニット
内では、外部からアクセスするためのＩ／Ｏアドレスが
ウインドウレジスタ用に付与されている。 【００２５】後述するように、外部からは、このウイン
ドウレジスタの持つアドレスを指定してデータの入出力
制御信号を送ってやることにより、バッファリングメモ
リへのアクセスが許可される。 【００２６】図２に示すように、＊ＢＦＷＲ（２７）
は、セットレジスタ１５のイネーブル端子（ＥＮ）に入
力され、＊ＢＦＷＲがアクティブ（“Ｌ”レベル状態）
となりイネーブル状態となった時には、セットレジスタ
１５に設定されたデータがアドレスバスＡ４〜Ａ１５上
に出力される。 【００２７】この実施例の回路ブロック図において、入
出力制御ユニット内のアドレスバス（Ａ０〜Ａ２３）の
うち、Ａ０〜Ａ１５はバッファリングメモリ１３及びＤ
ＭＡコントローラ１２のアドレスを指定するものであ
り、Ａ１６〜Ａ２３はＤＭＡコントローラ１２専用のア
ドレスを指定するものである。 【００２８】ここで、Ａ４〜Ａ１５のアドレス線は、ア
ドレスラッチバッファ１４を介してバス制御部１１と接
続されており、ＤＭＡ転送を行う場合はアドレスラッチ
バッファ１４のイネーブル端子ＥＮがアクティブとなっ
て、アドレスＡ４〜Ａ１５がイネーブルとなりバッファ
リングメモリ１３へのＤＭＡコントローラ１２によるデ
ータ転送が行われる。 【００２９】一方ＤＭＡ転送を行わない場合において、
セットレジスタ１５のイネーブル端子ＥＮがアクティブ
とされたときには、セットレジスタ１５に設定されたデ
ータ（Ｄ４〜Ｄ１５）がアドレスＡ４〜Ａ１５上に出力
されて、バス制御部１１と直結されたＡ０〜Ａ３と共に
バッファリングメモリ１３のアドレスを指定する。 【００３０】このように、バッファリングメモリ１３に
関するＡ０〜Ａ３のアドレスとＡ４〜Ａ１５のアドレス
の指定を別々に行うことは、バッファリングメモリ１３
のアドレスを複数個のグループ領域に分割して、セット
レジスタ１５に設定されたデータによって分割されたグ
ループ領域のアドレス（Ａ４〜Ａ１５）を指定するもの
と考えられ、かつＡ０〜Ａ３のアドレスによってそのグ
ループ領域内の個々の記憶領域を指定するものと考えら
れる。 【００３１】すなわち、この実施例では、Ａ０〜Ａ３に
よって１つのグループ領域内の１６個の記録領域の１つ
を指定し、セットレジスタ１５に設定されたデータ（Ｄ
４〜Ｄ１５）は、あるグループ領域内の１６個の記憶領
域全体を示すアドレス（Ａ４〜Ａ１５）を指定するもの
である。 【００３２】次に、外部のプロセッサユニット７から直
接バッファリングメモリ１３をアクセスする実施例につ
いて述べる。図３は、この発明の実施例における信号の
タイミングチャートである。ここでは、バッファリング
メモリのあるアドレスに格納されているデータを外部の
プロセッサユニット７からリードする場合の例を示す。 【００３３】以下の説明において、外部のプロセッサユ
ニット７からアクセス可能なＩ／Ｏアドレスとして、セ
ットレジスタ１５には（１００Ｃ）ｈがあらかじめ付与
されており、また、ウインドウレジスタには（１０３
０）ｈから（１０３Ｆ）ｈの１６個のＩ／Ｏアドレスが
あらかじめ付与されているものとする。 【００３４】たとえば、プロセッサユニット７から、ア
ドレス（１００Ｃ）ｈを指定して、データ（１２３８）
ｈを書込む入出力制御信号を出力すれば、アドレス（１
００Ｃ）ｈすなわちセットレジスタ１５に、データ（１
２３８）ｈが設定される。ここで、データの下位４ｂｉ
ｔの数値は、“８”でなく任意のデータでよい。 【００３５】図３のタイムチャートを参照すれば、バス
制御部１１はシステムバス８を通してアドレス（１００
Ｃ）ｈをフェッチし、内部アドレスバスＡ０〜Ａ２３に
アドレス（１００Ｃ）ｈを出力すると共に、データ（１
２３８）ｈを内部データバスＤ０〜Ｄ１５に出力し、さ
らにＩ／Ｏアドレスデータコード部１１Ａによってアド
レス（１００Ｃ）ｈをデコードし、セットレジスタ１５
のチップセレクト信号＊ＢＦＰＲ（２６）を出力させ
る。 【００３６】また、バス制御部１１は、データの書込み
信号を受信したことを認識し、Ｉ／Ｏライトコマンド信
号＊ＩＯＷ（２５）を出力する。このときセットレジス
タ１５には、＊ＩＯＷ（２５）の立上りタイミングでＤ
０〜Ｄ１５で示されるデータのうち、上位１２ビット
（Ｄ４〜Ｄ１５）のデータ“（１２３）ｈ”が設定され
る。次のタイミングで実際にバッファリングメモリに対
してアクセスするために、この設定データ“（１２３）
ｈ”は、内部アドレスＡ４〜Ａ１５としてラッチされ
る。 【００３７】次に、バッファリングメモリ１３のアドレ
ス（００１２３４）ｈに格納されたデータをリードする
ために、プロセッサユニット７からウインドウレジスタ
のアドレス（１０３４）ｈを指定して、データを読み出
す入出力制御信号を出力すれば、バッファリングメモリ
１３のアドレス（００１２３４）ｈに格納されていたデ
ータがシステムバス８を介して読み出される。 【００３８】図３のタイムチャートを参照すれば、バス
制御部１１はシステムバスを通してアドレス（１０３
４）ｈをフェッチし、内部アドレスバスＡ０〜Ａ２３に
アドレス（１０３４）ｈを出力すると共に、Ｉ／Ｏアド
レスデコード部１１Ａによって、アドレス（１０３４）
ｈをデコードし、ウインドウレジスタのチップセレクト
信号＊ＢＦＷＲ（２７）を出力させる。 【００３９】このとき、＊ＢＦＷＲ（２７）が出力され
ると同時に、セットレジスタ１５がイネーブル状態とな
りセットレジスタ１５にラッチされたデータ“（１２
３）ｈ”がバッファリングメモリ１３のアドレス線（Ａ
４〜Ａ１５）上に出力される。 【００４０】また、同時に、バッファリングメモリ１３
のアドレス線Ａ０〜Ａ３には、ウインドウレジスタのア
ドレスの下位４ｂｉｔの値“４”がそのまま出力されて
おり、バッファリングメモリ１３のアドレス（Ａ０〜Ａ
１５）として（１２３４）ｈが指定される。 【００４１】さらに、バス制御部１１は、データの読み
出し信号を受信したことを認識し、Ｉ／Ｏリードコマン
ド信号＊ＩＯＲ（２４）を出力し、＊ＩＯＲ（２４）の
立上りのタイミングで、バッファリングメモリ１３から
出力されたデータを内部データバス（Ｄ０〜Ｄ１５）上
にラッチする。 【００４２】この後、バス制御部１１が、Ｄ０〜Ｄ１５
上にラッチされたこのデータをシステムバス８上に流す
ことによって、プロセッサユニット７は、バッファリン
グメモリ１３の指定アドレスに格納されたデータを読み
出すことが可能となる。 【００４３】以上が、外部のプロセッサユニット７から
バッファリングメモリ１３のあるアドレスに格納されて
いるデータをリードする場合の実施例であるが、バッフ
ァリングメモリ１３のあるアドレスへデータを書込む場
合も同様の方法により行われる。 【００４４】なお、実施例においては、バス制御部１１
から直接アクセスできるアドレス空間をＡ０〜Ａ３に限
定したが、必要に応じてこのアドレス空間を広げてセッ
トレジスタ１５で指定されるアドレスのグループ領域の
数を減らせば、セットレジスタ１５へのデータの設定回
数を少なくすることができ、処理速度を向上させること
も可能である。 【００４５】 【発明の効果】この発明によれば、外部のプロセッサユ
ニットからＤＭＡの設定を行わずに直接バッファリング
メモリに対してデータの入出力をすることができるよう
になるため、プロセッサユニットの処理速度の向上及び
この発明によるメモリアクセス方法を用いたコンピュー
タシステムの性能向上に寄与することが可能である。
リを有した制御ユニットのメモリアクセス方法に関し、
特に複数のプロセッサ間でデータ転送を行い処理速度の
異なるシステム間の速度整合をとるような場合に、メモ
リ上に一旦データを保持する機能を有する入出力制御ユ
ニットや通信制御ユニット等の制御ユニットのメモリア
クセス方法に関する。 【０００２】 【従来の技術】近年、コンピュータ利用システムの高速
通信化の要求に伴い、機能ごとに処理を分散させた複数
のプロセッサを持つシステムが構築されている。このよ
うなコンピュータシステムにおいて、通信速度及び処理
速度を高速化させ、処理速度の異なる機能プロセス間で
通信を行うために、ＤＭＡ（ダイレクト・メモリ・アク
セス）によって、一旦メモリ上へデータを格納するバッ
ファリングが行われることが多い。 【０００３】たとえば、システム全体の制御を行うプロ
セッサユニットや表示を専用に行う表示ユニットなど複
数の機能ユニットから構成されるコンピュータシステム
において、外部入出力機器と高速でデータ転送を行わせ
るための入出力制御ユニットや、外部通信回線との速度
整合をとるための通信制御ユニット等では、内部にバッ
ファリングメモリを有し、ＤＭＡによって一旦データを
このバッファリングメモリに格納してからデータ転送を
行っている。 【０００４】従来、このようなシステムでは、各ユニッ
ト間に共有して利用されるシステムバスによって各ユニ
ットが接続されており、アクセスしたい相手のユニット
に割りふられたアドレスを指定しユニット内部のＤＭＡ
コントローラの設定を行ってＤＭＡによるデータ転送を
行っている。 【０００５】 【発明が解決しようとする課題】しかし、従来のＤＭＡ
転送のためにバッファリング機能を有するユニットで
は、その内部に、ユニット独自のアドレスを付与したバ
ッファリングメモリを利用するため、前記システムバス
を通して外部のユニットからは直接そのバッファリング
メモリのアドレスを指定することができなかった。 【０００６】また、バッファリングメモリを有したユニ
ットでは、通常バッファリングメモリへのアクセスはＤ
ＭＡ転送の設定を必要とし、バッファリングメモリ内の
データの一部変更を確認する際でもＤＭＡ転送によらな
ければならず、かえって処理時間がかかってしまうとい
う問題が生じていた。 【０００７】そこで、この発明は、以上のような事情を
考慮してなされたものであり、各種の制御ユニットのバ
ッファリングメモリに対して、システムバスを介したプ
ロセッサユニットから直接アクセスを可能とするメモリ
アクセス方法を提供することを目的とする。 【０００８】 【課題を解決するための手段】図１に、この発明の原理
構成を説明するブロック図を示す。図１において、この
発明は、アドレス及びデータの伝送経路であるシステム
バス８に接続されるバス制御部１と、ＤＭＡコントロー
ラ２と、アドレスラッチバッファ４と、データを一時記
憶するバッファリングメモリ３とを有した制御ユニット
が、システムバス８によりプロセッサユニット７と接続
され、プロセッサユニット７からの入出力制御信号を受
信して制御ユニット内のバッファリングメモリ３へデー
タをＤＭＡ転送する制御ユニットのメモリアクセス方法
において、制御ユニットが、データを一時保持するレジ
スタを備え、プロセッサユニット７から送られるバッフ
ァリングメモリ３のアドレスを前記レジスタに一時保持
し、その後プロセッサユニット７から送られる入出力制
御信号を受信したときに、前記レジスタに一時保持され
たバッファリングメモリ３のアドレスに対して、データ
の入出力を実行することを特徴とする制御ユニットのメ
モリアクセス方法を提供するものである。 【０００９】また、制御ユニット内に、バッファリング
メモリ３のアクセスすべきアドレスを一時保持するセッ
トレジスタ５と、前記入出力制御信号を受信してメモリ
アクセスを許可するイネーブル信号をセットレジスタ５
へ出力するウインドウレジスタ６を設け、プロセッサユ
ニット７から前記セットレジスタ５に対して送られるデ
ータの書込み用の入出力制御信号を受信したときにその
データをバッファリングメモリ３のアドレス又は、その
アドレスの一部分を示すものとしてセットレジスタ５に
設定し、その後、プロセッサユニット７からウインドウ
レジスタ６に対して送られるデータの書込み又は読み出
し用の入出力制御信号を受信したときに前記セットレジ
スタ５に設定されたバッファリングメモリ３のアドレス
又はアドレスの一部分を用いて、アクセスすべきメモリ
アドレスを指定すると共にバッファリングメモリ３への
データの入出力を実行してもよい。 【００１０】 【作用】プロセッサユニット７から、システムバス８を
介して、アクセスしようとする制御ユニット内のレジス
タのアドレスを指定して、バッファリングメモリ３のア
ドレスをデータとする書込み用の入出力制御信号をその
制御ユニットに送信する。 【００１１】制御ユニットのバス制御部１はこの入出力
制御信号を解析して、受信したデータすなわちバッファ
リングメモリ３のアドレスをレジスタに一時保持する。 【００１２】次に、制御ユニットがプロセッサユニット
７から送られる入出力制御信号を受信したときに、バス
制御部１がレジスタに一時保持されたバッファリングメ
モリ３のアドレスに対してデータの入出力を実行する。 【００１３】以上のような動作により、プロセッサユニ
ット７から制御ユニット内のバッファリングメモリ３へ
の直接アクセスが可能となる。 【００１４】 【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。図２に、この発明の一実施例である入出
力制御ユニットの回路ブロック図を示す。入出力制御ユ
ニットとは、たとえば外部のフロッピーディスクドライ
ブとのデータ転送を行うためのインタフェースである。 【００１５】同図において、システムバス８及びプロセ
ッサユニット７は図１に示したものと同じである。１１
は、入出力制御ユニット内で、システムバス８と接続さ
れるバッファ制御部であり、システムバス上の衝突の検
出、信号のタイミング制御およびシステムバス上を流れ
るデータ及びアドレスの解析を行い、必要なデータのみ
をシステムバスへ送受信する部分である。 【００１６】１２はＤＭＡコントローラであり、データ
を一時記憶するバッファリングメモリ１３へのデータ転
送をコントロールするものである。１４は、ＤＭＡコン
トローラ１２によるデータ転送を行う際に、アクセスす
るアドレスを保持するアドレスラッチバッファである。 【００１７】１５は、この発明の特徴部分をなすセット
レジスタであり、ここに、プロセッサユニット７からア
クセスしようとするバッファリングメモリのアドレスの
一部が設定される。１６は、外部のプロセッサユニット
７等からセットレジスタに設定されたアドレスを読み出
して確認するようなときに用いるリードバッファであ
る。 【００１８】１１Ａは、バス制御部１１内にあって、こ
の入出力制御ユニット内に属するＩ／Ｏ素子のアドレス
をデコードしてそのＩ／Ｏ素子のチップセレクト信号を
出力するＩ／Ｏアドレスデコード部である。 【００１９】通常入出力制御ユニットには、外部のプロ
セッサユニット７などからシステムバス８を介して直接
アクセス可能なＩ／Ｏアドレスをいくつか有しており、
このＩ／Ｏアドレスを指定してデータのＩ／Ｏリード又
はＩ／Ｏライトの入出力制御コマンド信号をシステムバ
ス８上に送ってやることにより、指定されたＩ／Ｏアド
レスに対してデータの読み書きが行われる。 【００２０】たとえば、外部からバッファ制御部１１に
セットレジスタ１５のアドレスが与えられると、このア
ドレスをＩ／Ｏアドレスデコード部がデコードしてセッ
トレジスタ１５をセレクトするための信号＊ＢＦＰＲが
出力される。＊ＢＦＰＲについては後述する。 【００２１】次に、入出力制御ユニット内でバッファリ
ングメモリ１３のアクセスのために利用される信号につ
いて説明する。ＤＭＡコントローラ１２からは、バッフ
ァリングメモリ１３に対しデータ転送を行うためのコマ
ンド信号としてメモリリードコマンド信号＊ＭＲＤ（２
１）メモリライトコマンド信号＊ＭＷＴ（２２）が出力
される。 【００２２】バッファ制御部１１からは、外部からの入
出力制御信号を受信した場合に、この制御信号に対応し
たＩ／Ｏリードコマンド信号＊ＩＯＲ（２４）とＩ／Ｏ
ライトコマンド信号＊ＩＯＷ（２５）が出力される。Ａ
ＥＮ（２３）は、ＤＭＡコントローラ１２によるデータ
転送を行う際にアクティブとなるＤＭＡＣアドレスイネ
ーブル信号である。 【００２３】＊ＢＦＰＲ（２６）はセットレジスタ１５
をアクセスすべき素子として指定するためのチップセレ
クト信号であり、この＊ＢＦＰＲがアクティブ（“Ｌ”
レベル状態）である時に、＊ＩＯＷの立上りでセットレ
ジスタにデータ、たとえばアクセスすべきバッファリン
グメモリのアドレスが書き込まれる。＊ＢＦＷＲ（２
７）は、ウインドウレジスタのチップセレクト信号であ
る。 【００２４】ここで図示していないウインドウレジスタ
とは、外部のプロセッサユニット７等から直接バッファ
リングメモリ１３のあるアドレスに対してアクセスを行
うための架空のレジスタであるが、入出力制御ユニット
内では、外部からアクセスするためのＩ／Ｏアドレスが
ウインドウレジスタ用に付与されている。 【００２５】後述するように、外部からは、このウイン
ドウレジスタの持つアドレスを指定してデータの入出力
制御信号を送ってやることにより、バッファリングメモ
リへのアクセスが許可される。 【００２６】図２に示すように、＊ＢＦＷＲ（２７）
は、セットレジスタ１５のイネーブル端子（ＥＮ）に入
力され、＊ＢＦＷＲがアクティブ（“Ｌ”レベル状態）
となりイネーブル状態となった時には、セットレジスタ
１５に設定されたデータがアドレスバスＡ４〜Ａ１５上
に出力される。 【００２７】この実施例の回路ブロック図において、入
出力制御ユニット内のアドレスバス（Ａ０〜Ａ２３）の
うち、Ａ０〜Ａ１５はバッファリングメモリ１３及びＤ
ＭＡコントローラ１２のアドレスを指定するものであ
り、Ａ１６〜Ａ２３はＤＭＡコントローラ１２専用のア
ドレスを指定するものである。 【００２８】ここで、Ａ４〜Ａ１５のアドレス線は、ア
ドレスラッチバッファ１４を介してバス制御部１１と接
続されており、ＤＭＡ転送を行う場合はアドレスラッチ
バッファ１４のイネーブル端子ＥＮがアクティブとなっ
て、アドレスＡ４〜Ａ１５がイネーブルとなりバッファ
リングメモリ１３へのＤＭＡコントローラ１２によるデ
ータ転送が行われる。 【００２９】一方ＤＭＡ転送を行わない場合において、
セットレジスタ１５のイネーブル端子ＥＮがアクティブ
とされたときには、セットレジスタ１５に設定されたデ
ータ（Ｄ４〜Ｄ１５）がアドレスＡ４〜Ａ１５上に出力
されて、バス制御部１１と直結されたＡ０〜Ａ３と共に
バッファリングメモリ１３のアドレスを指定する。 【００３０】このように、バッファリングメモリ１３に
関するＡ０〜Ａ３のアドレスとＡ４〜Ａ１５のアドレス
の指定を別々に行うことは、バッファリングメモリ１３
のアドレスを複数個のグループ領域に分割して、セット
レジスタ１５に設定されたデータによって分割されたグ
ループ領域のアドレス（Ａ４〜Ａ１５）を指定するもの
と考えられ、かつＡ０〜Ａ３のアドレスによってそのグ
ループ領域内の個々の記憶領域を指定するものと考えら
れる。 【００３１】すなわち、この実施例では、Ａ０〜Ａ３に
よって１つのグループ領域内の１６個の記録領域の１つ
を指定し、セットレジスタ１５に設定されたデータ（Ｄ
４〜Ｄ１５）は、あるグループ領域内の１６個の記憶領
域全体を示すアドレス（Ａ４〜Ａ１５）を指定するもの
である。 【００３２】次に、外部のプロセッサユニット７から直
接バッファリングメモリ１３をアクセスする実施例につ
いて述べる。図３は、この発明の実施例における信号の
タイミングチャートである。ここでは、バッファリング
メモリのあるアドレスに格納されているデータを外部の
プロセッサユニット７からリードする場合の例を示す。 【００３３】以下の説明において、外部のプロセッサユ
ニット７からアクセス可能なＩ／Ｏアドレスとして、セ
ットレジスタ１５には（１００Ｃ）ｈがあらかじめ付与
されており、また、ウインドウレジスタには（１０３
０）ｈから（１０３Ｆ）ｈの１６個のＩ／Ｏアドレスが
あらかじめ付与されているものとする。 【００３４】たとえば、プロセッサユニット７から、ア
ドレス（１００Ｃ）ｈを指定して、データ（１２３８）
ｈを書込む入出力制御信号を出力すれば、アドレス（１
００Ｃ）ｈすなわちセットレジスタ１５に、データ（１
２３８）ｈが設定される。ここで、データの下位４ｂｉ
ｔの数値は、“８”でなく任意のデータでよい。 【００３５】図３のタイムチャートを参照すれば、バス
制御部１１はシステムバス８を通してアドレス（１００
Ｃ）ｈをフェッチし、内部アドレスバスＡ０〜Ａ２３に
アドレス（１００Ｃ）ｈを出力すると共に、データ（１
２３８）ｈを内部データバスＤ０〜Ｄ１５に出力し、さ
らにＩ／Ｏアドレスデータコード部１１Ａによってアド
レス（１００Ｃ）ｈをデコードし、セットレジスタ１５
のチップセレクト信号＊ＢＦＰＲ（２６）を出力させ
る。 【００３６】また、バス制御部１１は、データの書込み
信号を受信したことを認識し、Ｉ／Ｏライトコマンド信
号＊ＩＯＷ（２５）を出力する。このときセットレジス
タ１５には、＊ＩＯＷ（２５）の立上りタイミングでＤ
０〜Ｄ１５で示されるデータのうち、上位１２ビット
（Ｄ４〜Ｄ１５）のデータ“（１２３）ｈ”が設定され
る。次のタイミングで実際にバッファリングメモリに対
してアクセスするために、この設定データ“（１２３）
ｈ”は、内部アドレスＡ４〜Ａ１５としてラッチされ
る。 【００３７】次に、バッファリングメモリ１３のアドレ
ス（００１２３４）ｈに格納されたデータをリードする
ために、プロセッサユニット７からウインドウレジスタ
のアドレス（１０３４）ｈを指定して、データを読み出
す入出力制御信号を出力すれば、バッファリングメモリ
１３のアドレス（００１２３４）ｈに格納されていたデ
ータがシステムバス８を介して読み出される。 【００３８】図３のタイムチャートを参照すれば、バス
制御部１１はシステムバスを通してアドレス（１０３
４）ｈをフェッチし、内部アドレスバスＡ０〜Ａ２３に
アドレス（１０３４）ｈを出力すると共に、Ｉ／Ｏアド
レスデコード部１１Ａによって、アドレス（１０３４）
ｈをデコードし、ウインドウレジスタのチップセレクト
信号＊ＢＦＷＲ（２７）を出力させる。 【００３９】このとき、＊ＢＦＷＲ（２７）が出力され
ると同時に、セットレジスタ１５がイネーブル状態とな
りセットレジスタ１５にラッチされたデータ“（１２
３）ｈ”がバッファリングメモリ１３のアドレス線（Ａ
４〜Ａ１５）上に出力される。 【００４０】また、同時に、バッファリングメモリ１３
のアドレス線Ａ０〜Ａ３には、ウインドウレジスタのア
ドレスの下位４ｂｉｔの値“４”がそのまま出力されて
おり、バッファリングメモリ１３のアドレス（Ａ０〜Ａ
１５）として（１２３４）ｈが指定される。 【００４１】さらに、バス制御部１１は、データの読み
出し信号を受信したことを認識し、Ｉ／Ｏリードコマン
ド信号＊ＩＯＲ（２４）を出力し、＊ＩＯＲ（２４）の
立上りのタイミングで、バッファリングメモリ１３から
出力されたデータを内部データバス（Ｄ０〜Ｄ１５）上
にラッチする。 【００４２】この後、バス制御部１１が、Ｄ０〜Ｄ１５
上にラッチされたこのデータをシステムバス８上に流す
ことによって、プロセッサユニット７は、バッファリン
グメモリ１３の指定アドレスに格納されたデータを読み
出すことが可能となる。 【００４３】以上が、外部のプロセッサユニット７から
バッファリングメモリ１３のあるアドレスに格納されて
いるデータをリードする場合の実施例であるが、バッフ
ァリングメモリ１３のあるアドレスへデータを書込む場
合も同様の方法により行われる。 【００４４】なお、実施例においては、バス制御部１１
から直接アクセスできるアドレス空間をＡ０〜Ａ３に限
定したが、必要に応じてこのアドレス空間を広げてセッ
トレジスタ１５で指定されるアドレスのグループ領域の
数を減らせば、セットレジスタ１５へのデータの設定回
数を少なくすることができ、処理速度を向上させること
も可能である。 【００４５】 【発明の効果】この発明によれば、外部のプロセッサユ
ニットからＤＭＡの設定を行わずに直接バッファリング
メモリに対してデータの入出力をすることができるよう
になるため、プロセッサユニットの処理速度の向上及び
この発明によるメモリアクセス方法を用いたコンピュー
タシステムの性能向上に寄与することが可能である。
【図面の簡単な説明】
【図１】この発明の構成を示すブロック図である。
【図２】この発明の実施例における回路ブロック図であ
る。 【図３】この発明の実施例におけるタイムチャートであ
る。 【符号の説明】 １ バス制御部 ２ ＤＭＡコントローラ ３ バッファリングメモリ ４ アドレスラッチバッファ ５ セットレジスタ ６ ウインドウレジスタ ７ プロセッサユニット ８ システムバス １１ バス制御部 １１Ａ Ｉ／Ｏアドレスデコード部 １２ ＤＭＡコントローラ １３ バッファリングメモリ １４ アドレスラッチバッファ １５ セットレジスタ １６ リードバッファ ２１ ＊ＭＲＤ（メモリリードコマンド信号） ２２ ＊ＭＷＴ（メモリライトコマンド信号） ２３ ＡＥＮ（ＤＭＡＣのアドレスイネーブル信号） ２４ ＊ＩＯＲ（Ｉ／Ｏリードコマンド信号） ２５ ＊ＩＯＷ（Ｉ／Ｏライトコマンド信号） ２６ ＊ＢＦＰＲ（セットレジスタのチップセレクト信
号） ２７ ＊ＢＦＷＲ（ウインドウレジスタのチップセレク
ト信号）
る。 【図３】この発明の実施例におけるタイムチャートであ
る。 【符号の説明】 １ バス制御部 ２ ＤＭＡコントローラ ３ バッファリングメモリ ４ アドレスラッチバッファ ５ セットレジスタ ６ ウインドウレジスタ ７ プロセッサユニット ８ システムバス １１ バス制御部 １１Ａ Ｉ／Ｏアドレスデコード部 １２ ＤＭＡコントローラ １３ バッファリングメモリ １４ アドレスラッチバッファ １５ セットレジスタ １６ リードバッファ ２１ ＊ＭＲＤ（メモリリードコマンド信号） ２２ ＊ＭＷＴ（メモリライトコマンド信号） ２３ ＡＥＮ（ＤＭＡＣのアドレスイネーブル信号） ２４ ＊ＩＯＲ（Ｉ／Ｏリードコマンド信号） ２５ ＊ＩＯＷ（Ｉ／Ｏライトコマンド信号） ２６ ＊ＢＦＰＲ（セットレジスタのチップセレクト信
号） ２７ ＊ＢＦＷＲ（ウインドウレジスタのチップセレク
ト信号）
フロントページの続き
(56)参考文献 特開 平６−208539（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/20 - 13/378
G06F 13/16 - 13/18
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 アドレス及びデータの伝送経路であるシ
ステムバスに接続されるバス制御部と、ＤＭＡコントロ
ーラと、アドレスラッチバッファと、データを一時記憶
するバッファリングメモリとを有した制御ユニットが、
システムバスによりプロセッサユニットと接続され、プ
ロセッサユニットからの入出力制御信号を受信して制御
ユニット内のバッファリングメモリへデータをＤＭＡ転
送する制御ユニットのメモリアクセス方法において、制
御ユニット内に、バッファリングメモリのアクセスすべ
きアドレスを一時保持するセットレジスタと、前記入出
力制御信号を受信してメモリアクセスを許可するイネー
ブル信号をセットレジスタへ出力するウインドウレジス
タを設け、プロセッサユニットから前記セットレジスタ
に対して送られるデータの書込み用の入出力制御信号を
受信したときにそのデータをバッファリングメモリのア
ドレス又はそのアドレスの一部分を示すものとしてセッ
トレジスタに設定し、その後、プロセッサユニットから
ウインドウレジスタに対して送られるデータの書込み又
は読み出し用の入出力制御信号を受信したときに前記セ
ットレジスタに設定されたバッファリングメモリのアド
レス又はアドレスの一部分を用いて、アクセスすべきメ
モリアドレスを指定すると共にバッファリングメモリへ
のデータの入出力を実行することを特徴とする制御ユニ
ットのメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143893A JP3480961B2 (ja) | 1993-04-27 | 1993-04-27 | メモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143893A JP3480961B2 (ja) | 1993-04-27 | 1993-04-27 | メモリアクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309272A JPH06309272A (ja) | 1994-11-04 |
| JP3480961B2 true JP3480961B2 (ja) | 2003-12-22 |
Family
ID=14300704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10143893A Expired - Fee Related JP3480961B2 (ja) | 1993-04-27 | 1993-04-27 | メモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3480961B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3972724B2 (ja) | 2002-05-10 | 2007-09-05 | セイコーエプソン株式会社 | モータ制御装置 |
| GB2433333B (en) * | 2005-12-13 | 2011-07-13 | Advanced Risc Mach Ltd | Distributed direct memory access provision within a data processing system |
-
1993
- 1993-04-27 JP JP10143893A patent/JP3480961B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06309272A (ja) | 1994-11-04 |
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