JP2000267986A - メモリ制御装置およびメモリ制御方法 - Google Patents
メモリ制御装置およびメモリ制御方法Info
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Abstract
(57)【要約】
【課題】 ＲＯＭコントローラ、ＲＡＭコントローラを
含むメモリコントローラを専用集積回路で組む際のＡＳ
ＩＣのピン数を大幅削減することである。 【解決手段】 ＲＯＭコントローラ１１６がインターリ
ーブするＲＯＭ１１４のバス出力をＲＡＭ用のデータバ
ス１０６を共有して読み出してＭＰＵ１１０のデータバ
ス１００へ出力させる構成を特徴とする。
含むメモリコントローラを専用集積回路で組む際のＡＳ
ＩＣのピン数を大幅削減することである。 【解決手段】 ＲＯＭコントローラ１１６がインターリ
ーブするＲＯＭ１１４のバス出力をＲＡＭ用のデータバ
ス１０６を共有して読み出してＭＰＵ１１０のデータバ
ス１００へ出力させる構成を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＰＵからのアド
レス要求を解析してＲＡＭ，インターリーブするＲＯＭ
および非インターリーブのＲＯＭを含む複数のメモリへ
のアクセスを制御するメモリ制御装置およびメモリ制御
方法に関するものである。
レス要求を解析してＲＡＭ，インターリーブするＲＯＭ
および非インターリーブのＲＯＭを含む複数のメモリへ
のアクセスを制御するメモリ制御装置およびメモリ制御
方法に関するものである。
【０００２】
【従来の技術】従来、パソコンやプリンタ等の情報処理
装置には、そのほとんどが演算処理ユニットであるＭＰ
Ｕと、不揮発性メモリであるＲＯＭ、揮発性メモリであ
るＲＡＭという基本構成を備えるメモリ制御装置が搭載
されている。
装置には、そのほとんどが演算処理ユニットであるＭＰ
Ｕと、不揮発性メモリであるＲＯＭ、揮発性メモリであ
るＲＡＭという基本構成を備えるメモリ制御装置が搭載
されている。
【０００３】近年のＭＰＵは、外部メモリへのデータの
読み書きを高速化するために、複数ワードのデータを続
けて読み書きするバーストリード／ライトバス転送をサ
ポートするものが多く、またこの様なＭＰＵのバースト
転送に対応するため、連続した４アドレスまたは８アド
レスの読み出しを高速に行えるページモードを持ったＲ
ＯＭやＲＡＭも登場しているが、それでも、ＭＰＵのバ
スサイクルがページモードＲＯＭのページサイクルより
も早い場合の対応策として、ＲＯＭのデータバスをイン
ターリーブすることが挙げられる。
読み書きを高速化するために、複数ワードのデータを続
けて読み書きするバーストリード／ライトバス転送をサ
ポートするものが多く、またこの様なＭＰＵのバースト
転送に対応するため、連続した４アドレスまたは８アド
レスの読み出しを高速に行えるページモードを持ったＲ
ＯＭやＲＡＭも登場しているが、それでも、ＭＰＵのバ
スサイクルがページモードＲＯＭのページサイクルより
も早い場合の対応策として、ＲＯＭのデータバスをイン
ターリーブすることが挙げられる。
【０００４】この様な構成を持った従来の情報処理装置
の例を図５に示す。
の例を図５に示す。
【０００５】図５は、従来のメモリ制御装置の構成を説
明するブロック図であり、専用集積回路（ＡＳＩＣ）１
１１を介してＭＰＵ１１０がメモリアクセスをインター
リーブＲＯＭと非インターリーブＲＯＭとをアクセスす
る情報処理装置に対応する。
明するブロック図であり、専用集積回路（ＡＳＩＣ）１
１１を介してＭＰＵ１１０がメモリアクセスをインター
リーブＲＯＭと非インターリーブＲＯＭとをアクセスす
る情報処理装置に対応する。
【０００６】図５において、１００はＭＰＵデータバ
ス、１０１はＭＰＵアドレスバス、１０３はＲＯＭアド
レスバス、１０４は非インターリーブＲＯＭおよびＯＤ
Ｄ側インターリーブＲＯＭ用のデータバス、１０５はＲ
ＡＭアドレスバス、１０６はＲＡＭデータバス、１０７
はＥＶＥＮ側インターリーブＲＯＭの最下位アドレス、
１０８はＥＶＥＮ側インターリーブＲＯＭのデータバ
ス、１１０はＭＰＵ、１１１はＡＳＩＣ、１１２は非イ
ンターリーブＲＯＭ、１１３と１１４はインターリーブ
ＲＯＭでそれぞれＯＤＤ側、ＥＶＥＮ側のデータを受け
持つ。１１５はＲＡＭで、ＲＡＭコントローラ１１７に
よりアクセスが制御される。
ス、１０１はＭＰＵアドレスバス、１０３はＲＯＭアド
レスバス、１０４は非インターリーブＲＯＭおよびＯＤ
Ｄ側インターリーブＲＯＭ用のデータバス、１０５はＲ
ＡＭアドレスバス、１０６はＲＡＭデータバス、１０７
はＥＶＥＮ側インターリーブＲＯＭの最下位アドレス、
１０８はＥＶＥＮ側インターリーブＲＯＭのデータバ
ス、１１０はＭＰＵ、１１１はＡＳＩＣ、１１２は非イ
ンターリーブＲＯＭ、１１３と１１４はインターリーブ
ＲＯＭでそれぞれＯＤＤ側、ＥＶＥＮ側のデータを受け
持つ。１１５はＲＡＭで、ＲＡＭコントローラ１１７に
よりアクセスが制御される。
【０００７】１１８はアドレスデコーダで、ＭＰＵ１１
０から出力されるアドレスをデコードし、非インターリ
ーブＲＯＭ１１２のマッピングエリアにヒットしていれ
ばＲＯＭＣＳ＿０信号１２０をアクティブにし、インタ
ーリーブＲＯＭ１１３，１１４のマッピングエリアにヒ
ットしていればＲＯＭＣＳ＿１信号をアクティブにし、
ＲＯＭコントローラ１１６にＲＯＭへのアクセス要求が
発生していることを伝える。
０から出力されるアドレスをデコードし、非インターリ
ーブＲＯＭ１１２のマッピングエリアにヒットしていれ
ばＲＯＭＣＳ＿０信号１２０をアクティブにし、インタ
ーリーブＲＯＭ１１３，１１４のマッピングエリアにヒ
ットしていればＲＯＭＣＳ＿１信号をアクティブにし、
ＲＯＭコントローラ１１６にＲＯＭへのアクセス要求が
発生していることを伝える。
【０００８】一方、ＭＰＵ１１０から出力されるアドレ
スをデコードした結果、ＲＡＭ１１５のマッピングエリ
アにヒットしていればＲＡＭＣＳ信号１２２をアクティ
ブにしＲＡＭコントローラ１１７にＲＡＭへのアクセス
要求が発生していることを伝える。
スをデコードした結果、ＲＡＭ１１５のマッピングエリ
アにヒットしていればＲＡＭＣＳ信号１２２をアクティ
ブにしＲＡＭコントローラ１１７にＲＡＭへのアクセス
要求が発生していることを伝える。
【０００９】なお、プログラムを格納しておくＲＯＭ１
１３，１１４は、その内容を高速に読み出す必要がある
ので、ＭＰＵ１１０のバースト・バスサイクルに追従出
来るように、２ｗａｙインターリーブされている。
１３，１１４は、その内容を高速に読み出す必要がある
ので、ＭＰＵ１１０のバースト・バスサイクルに追従出
来るように、２ｗａｙインターリーブされている。
【００１０】一方、それほど高速なデータ読み出しが必
要でないデータはインターリーブされない通常のＲＯＭ
１１２に格納される。
要でないデータはインターリーブされない通常のＲＯＭ
１１２に格納される。
【００１１】
【発明が解決しようとする課題】図示の通り、ＡＳＩＣ
１１１はＲＯＭコントローラ１１６とＲＡＭコントロー
ラ１１７を内蔵しており、ＡＳＩＣ１１１の外部バスと
して、ＭＰＵバス１本、ＲＯＭバス２本、ＲＡＭバス１
本を持っている。ＲＯＭの２ｗａｙインターリーブに対
応したこの様な形態の情報処理装置においては、ＡＳＩ
Ｃのピン数が多くなるという問題点があった。
１１１はＲＯＭコントローラ１１６とＲＡＭコントロー
ラ１１７を内蔵しており、ＡＳＩＣ１１１の外部バスと
して、ＭＰＵバス１本、ＲＯＭバス２本、ＲＡＭバス１
本を持っている。ＲＯＭの２ｗａｙインターリーブに対
応したこの様な形態の情報処理装置においては、ＡＳＩ
Ｃのピン数が多くなるという問題点があった。
【００１２】本発明は、上記の問題点を解決するために
なされたもので、インターリーブするＲＯＭのバス出力
をＲＡＭ用のデータバスを共有して読み出してＭＰＵの
データバスへ出力させることにより、インターリーブす
るＲＯＭからＲＡＭ用のデータバスを介してデータをＲ
ＡＭからのデータ読み出しに障害を与えることなくＭＰ
Ｕのデータバス上に読み出することができるとともに、
ＲＡＭのデータバスを共有するため、インターリーブす
るＲＯＭのデータバスに対する信号線を削減することが
でき、ＲＯＭコントローラ、ＲＡＭコントローラを含む
メモリコントローラを専用集積回路で組む際のＡＳＩＣ
のピン数を大幅削減でき、装置全体の構成を格段に小型
化することができるメモリ制御装置およびメモリ制御方
法を提供することである。
なされたもので、インターリーブするＲＯＭのバス出力
をＲＡＭ用のデータバスを共有して読み出してＭＰＵの
データバスへ出力させることにより、インターリーブす
るＲＯＭからＲＡＭ用のデータバスを介してデータをＲ
ＡＭからのデータ読み出しに障害を与えることなくＭＰ
Ｕのデータバス上に読み出することができるとともに、
ＲＡＭのデータバスを共有するため、インターリーブす
るＲＯＭのデータバスに対する信号線を削減することが
でき、ＲＯＭコントローラ、ＲＡＭコントローラを含む
メモリコントローラを専用集積回路で組む際のＡＳＩＣ
のピン数を大幅削減でき、装置全体の構成を格段に小型
化することができるメモリ制御装置およびメモリ制御方
法を提供することである。
【００１３】
【課題を解決するための手段】本発明に係る第１の発明
は、ＭＰＵ（図１に示すＭＰＵ１１０）からのアドレス
要求を解析してＲＡＭ（図１に示すＲＡＭ１１５），非
インターリーブＲＯＭ（図１に示すＲＯＭ１１２）およ
びインターリーブＲＯＭ（図１に示すＲＯＭ１１３，１
１４）を含む複数のメモリへのアクセスを制御するメモ
リ制御装置であって、第１のデータバスを介して前記非
インターリーブＲＯＭからのデータ読み出しを制御する
第１のアクセス制御手段（図１に示すＲＯＭコントロー
ラ１１６）と、前記第１のデータバスとは独立した第２
のデータバスを介して前記ＲＡＭへのアクセスを制御す
る第２のアクセス制御手段（図１に示すＲＡＭコントロ
ーラ１１７）とを有し、前記第１のアクセス制御手段
は、読み出し要求アドレスが前記インターリーブＲＯＭ
であると解読された場合に、前記第１のデータバス及び
前記第２のＲＯＭのデータバス出力と前記ＲＡＭのデー
タバス出力に共有接続される前記第２のデータバスを介
してインターリーブＲＯＭデータの読み出しを制御する
ものである。
は、ＭＰＵ（図１に示すＭＰＵ１１０）からのアドレス
要求を解析してＲＡＭ（図１に示すＲＡＭ１１５），非
インターリーブＲＯＭ（図１に示すＲＯＭ１１２）およ
びインターリーブＲＯＭ（図１に示すＲＯＭ１１３，１
１４）を含む複数のメモリへのアクセスを制御するメモ
リ制御装置であって、第１のデータバスを介して前記非
インターリーブＲＯＭからのデータ読み出しを制御する
第１のアクセス制御手段（図１に示すＲＯＭコントロー
ラ１１６）と、前記第１のデータバスとは独立した第２
のデータバスを介して前記ＲＡＭへのアクセスを制御す
る第２のアクセス制御手段（図１に示すＲＡＭコントロ
ーラ１１７）とを有し、前記第１のアクセス制御手段
は、読み出し要求アドレスが前記インターリーブＲＯＭ
であると解読された場合に、前記第１のデータバス及び
前記第２のＲＯＭのデータバス出力と前記ＲＡＭのデー
タバス出力に共有接続される前記第２のデータバスを介
してインターリーブＲＯＭデータの読み出しを制御する
ものである。
【００１４】本発明に係る第２の発明は、前記第１，第
２のアクセス制御手段を単一の専用集積回路（図１に示
すＡＳＩＣ１１１）に設けたものである。
２のアクセス制御手段を単一の専用集積回路（図１に示
すＡＳＩＣ１１１）に設けたものである。
【００１５】本発明に係る第３の発明は、前記第１のア
クセス制御手段は、前記第１のデータバスを介して前記
非インターリーブＲＯＭ（図１に示すＲＯＭ１１２）か
らのデータ読み出しを実行するものである。
クセス制御手段は、前記第１のデータバスを介して前記
非インターリーブＲＯＭ（図１に示すＲＯＭ１１２）か
らのデータ読み出しを実行するものである。
【００１６】本発明に係る第４の発明は、インターリー
ブＲＯＭは、２ウエイインターリーブＲＯＭ（図１に示
すＲＯＭ１１３，１１４）であるものである。
ブＲＯＭは、２ウエイインターリーブＲＯＭ（図１に示
すＲＯＭ１１３，１１４）であるものである。
【００１７】本発明に係る第５の発明は、ＭＰＵ（図１
に示すＭＰＵ１１０）からのアドレス要求を解析してＲ
ＡＭ（図１に示すＲＡＭ１１５），非インターリーブＲ
ＯＭおよびインターリーブＲＯＭを含む複数のメモリを
備えるデータ処理装置におけるメモリアクセス制御方法
であって、前記ＭＰＵからのアドレスを解読してアクセ
ス先を判定する解読工程（図２に示すステップ（３）〜
（５））と、前記解読工程によりアクセス先が前記イン
ターリーブＲＯＭであると解読された場合に、前記第１
のデータバス及び前記第２のＲＯＭのデータバス出力と
前記ＲＡＭのデータバス出力に共有接続される前記第２
のデータバスを介してインターリーブＲＯＭデータを読
み出して前記ＭＰＵのデータバスに出力する出力工程
（図２に示すステップ（１０），（１１））とを有する
ものである。
に示すＭＰＵ１１０）からのアドレス要求を解析してＲ
ＡＭ（図１に示すＲＡＭ１１５），非インターリーブＲ
ＯＭおよびインターリーブＲＯＭを含む複数のメモリを
備えるデータ処理装置におけるメモリアクセス制御方法
であって、前記ＭＰＵからのアドレスを解読してアクセ
ス先を判定する解読工程（図２に示すステップ（３）〜
（５））と、前記解読工程によりアクセス先が前記イン
ターリーブＲＯＭであると解読された場合に、前記第１
のデータバス及び前記第２のＲＯＭのデータバス出力と
前記ＲＡＭのデータバス出力に共有接続される前記第２
のデータバスを介してインターリーブＲＯＭデータを読
み出して前記ＭＰＵのデータバスに出力する出力工程
（図２に示すステップ（１０），（１１））とを有する
ものである。
【００１８】
【発明の実施の形態】本発明の好適な実施形態として、
以下に図１を参照しながら説明する。
以下に図１を参照しながら説明する。
【００１９】図１は、本発明の一実施形態を示すメモリ
制御装置の構成を説明するブロック図であり、図５と同
一のものには同一の符号を付してある。
制御装置の構成を説明するブロック図であり、図５と同
一のものには同一の符号を付してある。
【００２０】図において、プログラムを格納しておくＲ
ＯＭは、その内容を高速に読み出す必要があるので、Ｍ
ＰＵのバースト・バスサイクルに追従出来るように、Ｒ
ＯＭ１１３，１１４で２ｗａｙインターリーブされてい
る。
ＯＭは、その内容を高速に読み出す必要があるので、Ｍ
ＰＵのバースト・バスサイクルに追従出来るように、Ｒ
ＯＭ１１３，１１４で２ｗａｙインターリーブされてい
る。
【００２１】一方、それほど高速なデータ読み出しが必
要でないデータはインターリーブされない通常のＲＯＭ
１１２に格納される。
要でないデータはインターリーブされない通常のＲＯＭ
１１２に格納される。
【００２２】アドレスデコーダ１１８は、ＭＰＵ１１０
から出力されるアドレスをデコードし、それが非インタ
ーリーブＲＯＭのマッピングエリアにヒットしていれば
ＲＯＭＣＳ＿０信号１２０をアクティブにし、インター
リーブＲＯＭ１１３，１１４のマッピングエリアにヒッ
トしていればＲＯＭＣＳ＿１信号をアクティブにしてＲ
ＯＭコントローラ１１６にＲＯＭへのアクセス要求が発
生していることを伝える。
から出力されるアドレスをデコードし、それが非インタ
ーリーブＲＯＭのマッピングエリアにヒットしていれば
ＲＯＭＣＳ＿０信号１２０をアクティブにし、インター
リーブＲＯＭ１１３，１１４のマッピングエリアにヒッ
トしていればＲＯＭＣＳ＿１信号をアクティブにしてＲ
ＯＭコントローラ１１６にＲＯＭへのアクセス要求が発
生していることを伝える。
【００２３】一方、ＭＰＵ１１０から出力されるアドレ
スをデコードした結果、ＲＡＭ１１５のマッピングエリ
アにヒットしていればＲＡＭＣＳ信号１２２をアクティ
ブにしＲＡＭコントローラ１１７にＲＡＭへのアクセス
要求が発生していることを伝える。
スをデコードした結果、ＲＡＭ１１５のマッピングエリ
アにヒットしていればＲＡＭＣＳ信号１２２をアクティ
ブにしＲＡＭコントローラ１１７にＲＡＭへのアクセス
要求が発生していることを伝える。
【００２４】上記のように構成されたメモリ制御装置に
おいて、アドレスデコーダ１１８により読み出し要求ア
ドレスが非インターリーブＲＯＭ１１２であると認識さ
れた場合には、ＲＯＭコントローラ１１６が第１のデー
タバス（データバス１０４）のみを使って非インターリ
ーブＲＯＭ１１２の内容を読み出し、読み出し要求アド
レスがインターリーブＲＯＭ１１３，１１４であると認
識された場合には、第１のデータバス（データバス１０
４）と第２のデータバス（データバス１０６）を使用し
てそれぞれＲＯＭ１１３とＲＯＭ１１４の内容をインタ
ーリーブしながら読み出し制御する。
おいて、アドレスデコーダ１１８により読み出し要求ア
ドレスが非インターリーブＲＯＭ１１２であると認識さ
れた場合には、ＲＯＭコントローラ１１６が第１のデー
タバス（データバス１０４）のみを使って非インターリ
ーブＲＯＭ１１２の内容を読み出し、読み出し要求アド
レスがインターリーブＲＯＭ１１３，１１４であると認
識された場合には、第１のデータバス（データバス１０
４）と第２のデータバス（データバス１０６）を使用し
てそれぞれＲＯＭ１１３とＲＯＭ１１４の内容をインタ
ーリーブしながら読み出し制御する。
【００２５】一方、読み出し要求アドレスがＲＡＭ１１
５であると認識された場合には、第２のアクセス制御手
段としてのＲＡＭコントローラ１１７が第２のデータバ
ス（データバス１０６）を使用してＲＡＭ１１５の内容
を読み出し制御する。
５であると認識された場合には、第２のアクセス制御手
段としてのＲＡＭコントローラ１１７が第２のデータバ
ス（データバス１０６）を使用してＲＡＭ１１５の内容
を読み出し制御する。
【００２６】以下、上記の様な構成をもったメモリ制御
装置において、ＭＰＵ１１０が、非インターリーブＲＯ
Ｍ１１２からデータを読み出す処理について図２に示す
フローチャートを参照して説明する。
装置において、ＭＰＵ１１０が、非インターリーブＲＯ
Ｍ１１２からデータを読み出す処理について図２に示す
フローチャートを参照して説明する。
【００２７】図２は、本発明に係るメモリ制御装置にお
けるアクセス処理手順の一例を説明するフローチャート
である。なお、（１）〜（１１）は各ステップを示す。
けるアクセス処理手順の一例を説明するフローチャート
である。なお、（１）〜（１１）は各ステップを示す。
【００２８】まず、ステップ（１）で、ＭＰＵ１１０は
ＲＯＭ１１２からデータを読み出すために、バス１０１
上に読み出すアドレスを出力する。次に、ステップ
（２）で、アドレスデコーダ１１８はこのＭＰＵアドレ
ス信号をデコードし、ステップ（３）で、それがＲＯＭ
１１２のマッピングエリアにヒットしているかどうかを
判定し、ヒットしていると判定した場合は、ステップ
（８）で、ＲＯＭＣＳ＿０信号１２０をアクティブに
し、ＲＯＭコントローラ１１６ヘ知らせる。
ＲＯＭ１１２からデータを読み出すために、バス１０１
上に読み出すアドレスを出力する。次に、ステップ
（２）で、アドレスデコーダ１１８はこのＭＰＵアドレ
ス信号をデコードし、ステップ（３）で、それがＲＯＭ
１１２のマッピングエリアにヒットしているかどうかを
判定し、ヒットしていると判定した場合は、ステップ
（８）で、ＲＯＭＣＳ＿０信号１２０をアクティブに
し、ＲＯＭコントローラ１１６ヘ知らせる。
【００２９】そして、ステップ（９）で、ＲＯＭコント
ローラ１１６はアドレスデコーダ１１８からのデコード
結果を受けてＲＯＭ１１２にアドレス信号１０３および
図示しない制御信号を出力し、ＲＯＭデータバス１０４
を通じてＲＯＭ１１２からのデータを受け取り、該ＲＯ
Ｍ１１２から受け取ったデータをＲＯＭコントローラ１
１６がＭＰＵ１１０のデータバス１００上に出力するこ
とで、ＲＯＭ１１２のデータをＭＰＵ１１０に渡して、
処理を終了する。
ローラ１１６はアドレスデコーダ１１８からのデコード
結果を受けてＲＯＭ１１２にアドレス信号１０３および
図示しない制御信号を出力し、ＲＯＭデータバス１０４
を通じてＲＯＭ１１２からのデータを受け取り、該ＲＯ
Ｍ１１２から受け取ったデータをＲＯＭコントローラ１
１６がＭＰＵ１１０のデータバス１００上に出力するこ
とで、ＲＯＭ１１２のデータをＭＰＵ１１０に渡して、
処理を終了する。
【００３０】次に、ＭＰＵ１１０がインターリーブＲＯ
Ｍ１１３，１１４からデータを読み込む場合のフローは
以下の通りである。
Ｍ１１３，１１４からデータを読み込む場合のフローは
以下の通りである。
【００３１】まず、ステップ（１）で、ＭＰＵ１１０は
ＲＯＭ１１３，１１４からデータを読み出すために、バ
ス１０１上に読み出すアドレスを出力する。次に、ステ
ップ（２）で、アドレスデコーダ１１８はこのＭＰＵア
ドレス信号をデコードし、ステップ（３）で、それがＲ
ＯＭ１１２のマッピングエリアにヒットしているかどう
かを判定し、ヒットしていないと判定した場合は、ステ
ップ（４）で、アドレスデコーダ１１８はこのＭＰＵア
ドレス信号をデコードし、それがＲＯＭ１１３，１１４
のマッピングエリアにヒットしているかどうかを判定
し、ヒットしていると判定した場合は、ステップ（１
０）で、ＲＯＭＣ＿１信号１２１をアクティブにし、Ｒ
ＯＭコントローラ１１６ヘ知らせる。
ＲＯＭ１１３，１１４からデータを読み出すために、バ
ス１０１上に読み出すアドレスを出力する。次に、ステ
ップ（２）で、アドレスデコーダ１１８はこのＭＰＵア
ドレス信号をデコードし、ステップ（３）で、それがＲ
ＯＭ１１２のマッピングエリアにヒットしているかどう
かを判定し、ヒットしていないと判定した場合は、ステ
ップ（４）で、アドレスデコーダ１１８はこのＭＰＵア
ドレス信号をデコードし、それがＲＯＭ１１３，１１４
のマッピングエリアにヒットしているかどうかを判定
し、ヒットしていると判定した場合は、ステップ（１
０）で、ＲＯＭＣ＿１信号１２１をアクティブにし、Ｒ
ＯＭコントローラ１１６ヘ知らせる。
【００３２】そして、ステップ（１１）で、ＲＯＭコン
トローラ１１６はアドレスデコーダ１１８からのデコー
ド結果を受けてＲＯＭ１１３，１１４にアドレス信号１
０３とＥＶＥＮ側ＲＯＭの最下位アドレス１０７、およ
び図示しない制御信号を出力し、ＯＤＤ側ＲＯＭのデー
タはデータバス１０４を通じて読み込み、ＥＶＥＮ側Ｒ
ＯＭ１１４のデータはＲＡＭ１１５との共通データバス
１０６からデータバス１０８を経由して読み込み、ＲＯ
Ｍ１１３，１１４から受け取ったデータをＲＯＭコント
ローラ１１６がＭＰＵ１１０のデータバス１００上に出
力することで、ＲＯＭ１１３，１１４のデータをＭＰＵ
に渡して、処理を終了する。
トローラ１１６はアドレスデコーダ１１８からのデコー
ド結果を受けてＲＯＭ１１３，１１４にアドレス信号１
０３とＥＶＥＮ側ＲＯＭの最下位アドレス１０７、およ
び図示しない制御信号を出力し、ＯＤＤ側ＲＯＭのデー
タはデータバス１０４を通じて読み込み、ＥＶＥＮ側Ｒ
ＯＭ１１４のデータはＲＡＭ１１５との共通データバス
１０６からデータバス１０８を経由して読み込み、ＲＯ
Ｍ１１３，１１４から受け取ったデータをＲＯＭコント
ローラ１１６がＭＰＵ１１０のデータバス１００上に出
力することで、ＲＯＭ１１３，１１４のデータをＭＰＵ
に渡して、処理を終了する。
【００３３】同様に、ＭＰＵ１１０がＲＡＭ１１５から
データを読み出す場合のフローは以下の通りである。
データを読み出す場合のフローは以下の通りである。
【００３４】まず、ステップ（１）で、ＭＰＵ１１０は
ＲＡＭ１１５からデータを読み出すために、バス１０１
上に読み出すアドレスを出力する。次に、ステップ
（２）で、アドレスデコーダ１１８はこのＭＰＵアドレ
ス信号をデコードし、ステップ（３）で、それがＲＯＭ
１１２のマッピングエリアにヒットしているかどうかを
判定し、ヒットしていないと判定した場合は、ステップ
（４）で、アドレスデコーダ１１８はこのＭＰＵアドレ
ス信号をデコードし、それがＲＯＭ１１３，１１４のマ
ッピングエリアにヒットしているかどうかを判定し、ヒ
ットしていないと判定した場合は、ステップ（５）で、
アドレスデコーダ１１８はこのＭＰＵアドレス信号をデ
コードし、それがＲＡＭ１１５のマッピングエリアにヒ
ットしているかどうかを判定して、ヒットしていないと
判定した場合は、処理を終了する。
ＲＡＭ１１５からデータを読み出すために、バス１０１
上に読み出すアドレスを出力する。次に、ステップ
（２）で、アドレスデコーダ１１８はこのＭＰＵアドレ
ス信号をデコードし、ステップ（３）で、それがＲＯＭ
１１２のマッピングエリアにヒットしているかどうかを
判定し、ヒットしていないと判定した場合は、ステップ
（４）で、アドレスデコーダ１１８はこのＭＰＵアドレ
ス信号をデコードし、それがＲＯＭ１１３，１１４のマ
ッピングエリアにヒットしているかどうかを判定し、ヒ
ットしていないと判定した場合は、ステップ（５）で、
アドレスデコーダ１１８はこのＭＰＵアドレス信号をデ
コードし、それがＲＡＭ１１５のマッピングエリアにヒ
ットしているかどうかを判定して、ヒットしていないと
判定した場合は、処理を終了する。
【００３５】一方、ステップ（５）で、ヒットしている
と判定した場合は、ステップ（６）で、ＲＡＭＣＳ信号
１２２をアクティブにし、ＲＡＭコントローラ１１７へ
知らせる。
と判定した場合は、ステップ（６）で、ＲＡＭＣＳ信号
１２２をアクティブにし、ＲＡＭコントローラ１１７へ
知らせる。
【００３６】次に、ステップ（７）で、ＲＡＭコントロ
ーラ１１７はアドレスデコーダ１１８からのデコード結
果を受けてＲＡＭ１１５にアドレス信号１０５および図
示しない制御信号を出力し、ＲＡＭデータバス１０６を
通じてＲＡＭ１１５からのデータを受け取り、該ＲＡＭ
１１５から受け取ったデータをＲＡＭコントローラ１１
７がＭＰＵのデータバス１００上に出力することで、Ｒ
ＡＭ１１５のデータをＭＰＵに渡している。
ーラ１１７はアドレスデコーダ１１８からのデコード結
果を受けてＲＡＭ１１５にアドレス信号１０５および図
示しない制御信号を出力し、ＲＡＭデータバス１０６を
通じてＲＡＭ１１５からのデータを受け取り、該ＲＡＭ
１１５から受け取ったデータをＲＡＭコントローラ１１
７がＭＰＵのデータバス１００上に出力することで、Ｒ
ＡＭ１１５のデータをＭＰＵに渡している。
【００３７】図３は、図２に示したメモリ制御装置にお
けるインターリーブＲＯＭの読み出しタイミングを説明
するタイミングチャートである。
けるインターリーブＲＯＭの読み出しタイミングを説明
するタイミングチャートである。
【００３８】図において、ＲＯＭコントローラ１１６は
アドレスデコーダ１１８からのデコード結果を受けてＲ
ＯＭ１１３，１１４にアドレス信号１０３とＥＶＥＮ側
ＲＯＭの最下位アドレス１０７、および制御信号（シス
テム・クロック，アドレス・ストローブ信号，ＣＰＵＷ
ｒｉｔｅ／ｎＲＥＡＤ信号，バースト終了信号，データ
取り込み許可信号，ＲＯＭデータ出力イネーブル信号等
を含む）をシステム・クロックに同期して出力し、ＯＤ
Ｄ側ＲＯＭのデータＤ１，Ｄ３はデータバス１０４を通
じて読み込み、ＥＶＥＮ側ＲＯＭ１１４のデータＤ０，
Ｄ２はＲＡＭ１１５との共通データバス１０６からデー
タバス１０８を経由して読み込み、ＲＯＭ１１３，１１
４から受け取ったデータをＲＯＭコントローラ１１６が
ＭＰＵ１１０のデータバス１００上に出力することで、
ＲＯＭ１１３，１１４のデータをＭＰＵに渡して、処理
を終了する。
アドレスデコーダ１１８からのデコード結果を受けてＲ
ＯＭ１１３，１１４にアドレス信号１０３とＥＶＥＮ側
ＲＯＭの最下位アドレス１０７、および制御信号（シス
テム・クロック，アドレス・ストローブ信号，ＣＰＵＷ
ｒｉｔｅ／ｎＲＥＡＤ信号，バースト終了信号，データ
取り込み許可信号，ＲＯＭデータ出力イネーブル信号等
を含む）をシステム・クロックに同期して出力し、ＯＤ
Ｄ側ＲＯＭのデータＤ１，Ｄ３はデータバス１０４を通
じて読み込み、ＥＶＥＮ側ＲＯＭ１１４のデータＤ０，
Ｄ２はＲＡＭ１１５との共通データバス１０６からデー
タバス１０８を経由して読み込み、ＲＯＭ１１３，１１
４から受け取ったデータをＲＯＭコントローラ１１６が
ＭＰＵ１１０のデータバス１００上に出力することで、
ＲＯＭ１１３，１１４のデータをＭＰＵに渡して、処理
を終了する。
【００３９】以上説明したように、インターリーブＲＯ
Ｍのバスを、ＲＯＭ１１２のデータバスおよびＲＡＭ１
１５のデータバスと共有することでＲＯＭのインターリ
ーブを、ＡＳＩＣ１１１のピン数を増やすことなく実現
することができる。
Ｍのバスを、ＲＯＭ１１２のデータバスおよびＲＡＭ１
１５のデータバスと共有することでＲＯＭのインターリ
ーブを、ＡＳＩＣ１１１のピン数を増やすことなく実現
することができる。
【００４０】上記実施形態によれば、２ｗａｙインター
リーブＲＯＭを実装するので、ＲＯＭコントローラ、Ｒ
ＡＭコントローラ内蔵ＡＳＩＣのピン数を削減すること
ができる。
リーブＲＯＭを実装するので、ＲＯＭコントローラ、Ｒ
ＡＭコントローラ内蔵ＡＳＩＣのピン数を削減すること
ができる。
【００４１】以下、図４に示すメモリマップを参照して
本発明に係るメモリ制御装置を適用可能な情報処理装置
で読み出し可能なデータ処理プログラムの構成について
説明する。
本発明に係るメモリ制御装置を適用可能な情報処理装置
で読み出し可能なデータ処理プログラムの構成について
説明する。
【００４２】図４は、本発明に係るメモリ制御装置を適
用可能な情報処理装置で読み出し可能な各種データ処理
プログラムを格納する記憶媒体のメモリマップを説明す
る図である。
用可能な情報処理装置で読み出し可能な各種データ処理
プログラムを格納する記憶媒体のメモリマップを説明す
る図である。
【００４３】なお、特に図示しないが、記憶媒体に記憶
されるプログラム群を管理する情報、例えばバージョン
情報，作成者等も記憶され、かつ、プログラム読み出し
側のＯＳ等に依存する情報、例えばプログラムを識別表
示するアイコン等も記憶される場合もある。
されるプログラム群を管理する情報、例えばバージョン
情報，作成者等も記憶され、かつ、プログラム読み出し
側のＯＳ等に依存する情報、例えばプログラムを識別表
示するアイコン等も記憶される場合もある。
【００４４】さらに、各種プログラムに従属するデータ
も上記ディレクトリに管理されている。また、各種プロ
グラムをコンピュータにインストールするためのプログ
ラムや、インストールするプログラムが圧縮されている
場合に、解凍するプログラム等も記憶される場合もあ
る。
も上記ディレクトリに管理されている。また、各種プロ
グラムをコンピュータにインストールするためのプログ
ラムや、インストールするプログラムが圧縮されている
場合に、解凍するプログラム等も記憶される場合もあ
る。
【００４５】本実施形態における図２に示す機能が外部
からインストールされるプログラムによって、ホストコ
ンピュータにより遂行されていてもよい。そして、その
場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ等の記憶
媒体により、あるいはネットワークを介して外部の記憶
媒体から、プログラムを含む情報群を出力装置に供給さ
れる場合でも本発明は適用されるものである。
からインストールされるプログラムによって、ホストコ
ンピュータにより遂行されていてもよい。そして、その
場合、ＣＤ−ＲＯＭやフラッシュメモリやＦＤ等の記憶
媒体により、あるいはネットワークを介して外部の記憶
媒体から、プログラムを含む情報群を出力装置に供給さ
れる場合でも本発明は適用されるものである。
【００４６】以上のように、前述した実施形態の機能を
実現するソフトウエアのプログラムコードを記録した記
憶媒体を、システムあるいは装置に供給し、そのシステ
ムあるいは装置のコンピュータ（またはＣＰＵやＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、本発明の目的が達成されるこ
とは言うまでもない。
実現するソフトウエアのプログラムコードを記録した記
憶媒体を、システムあるいは装置に供給し、そのシステ
ムあるいは装置のコンピュータ（またはＣＰＵやＭＰ
Ｕ）が記憶媒体に格納されたプログラムコードを読出し
実行することによっても、本発明の目的が達成されるこ
とは言うまでもない。
【００４７】この場合、記憶媒体から読み出されたプロ
グラムコード自体が本発明の新規な機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。
グラムコード自体が本発明の新規な機能を実現すること
になり、そのプログラムコードを記憶した記憶媒体は本
発明を構成することになる。
【００４８】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピーディスク，ハードディ
スク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，Ｃ
Ｄ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯ
Ｍ，ＥＥＰＲＯＭ等を用いることができる。
体としては、例えば、フロッピーディスク，ハードディ
スク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，Ｃ
Ｄ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯ
Ｍ，ＥＥＰＲＯＭ等を用いることができる。
【００４９】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳ（オペ
レーティングシステム）等が実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。
【００５０】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行い、
その処理によって前述した実施形態の機能が実現される
場合も含まれることは言うまでもない。
【００５１】
【発明の効果】以上述べたように本発明に係るメモリ制
御装置によれば、インターリーブするいずれかのＲＯＭ
のデータバスがＲＯＭのデータバスとは独立したＲＡＭ
のデータバスに共有接続された状態でＲＯＭからのデー
タ読み出しとＲＡＭからのデータ読み出しとが調停制御
されているので、何ら支障なくインターリーブするＲＯ
ＭからＲＡＭ用のデータバスを介してデータをＲＡＭか
らのデータ読み出しに障害を与えることなくＭＰＵのデ
ータバス上に読み出すことができる。
御装置によれば、インターリーブするいずれかのＲＯＭ
のデータバスがＲＯＭのデータバスとは独立したＲＡＭ
のデータバスに共有接続された状態でＲＯＭからのデー
タ読み出しとＲＡＭからのデータ読み出しとが調停制御
されているので、何ら支障なくインターリーブするＲＯ
ＭからＲＡＭ用のデータバスを介してデータをＲＡＭか
らのデータ読み出しに障害を与えることなくＭＰＵのデ
ータバス上に読み出すことができる。
【００５２】また、ＲＡＭのデータバスを共有するた
め、インターリーブするＲＯＭのデータバスに対する信
号線を削減することができ、ＲＯＭコントローラ、ＲＡ
Ｍコントローラを含むメモリコントローラを専用集積回
路で組む際のＡＳＩＣのピン数を大幅削減でき、装置全
体の構成を格段に小型化することができる。
め、インターリーブするＲＯＭのデータバスに対する信
号線を削減することができ、ＲＯＭコントローラ、ＲＡ
Ｍコントローラを含むメモリコントローラを専用集積回
路で組む際のＡＳＩＣのピン数を大幅削減でき、装置全
体の構成を格段に小型化することができる。
【００５３】本発明に係るメモリ制御方法によれば、何
ら支障なくインターリーブするＲＯＭからＲＡＭ用のデ
ータバスを介してデータをＲＡＭからのデータ読み出し
に障害を与えることなく、ＭＰＵのデータバス上に読み
出すことができる等の効果を奏する。
ら支障なくインターリーブするＲＯＭからＲＡＭ用のデ
ータバスを介してデータをＲＡＭからのデータ読み出し
に障害を与えることなく、ＭＰＵのデータバス上に読み
出すことができる等の効果を奏する。
【図１】本発明の一実施形態を示すメモリ制御装置の構
成を説明するブロック図である。
成を説明するブロック図である。
【図２】本発明に係るメモリ制御装置におけるアクセス
処理手順の一例を説明するフローチャートである。
処理手順の一例を説明するフローチャートである。
【図３】図２に示したメモリ制御装置におけるインター
リーブＲＯＭの読み出しタイミングを説明するタイミン
グチャートである。
リーブＲＯＭの読み出しタイミングを説明するタイミン
グチャートである。
【図４】本発明に係るメモリ制御装置を適用可能な情報
処理装置で読み出し可能な各種データ処理プログラムを
格納する記憶媒体のメモリマップを説明する図である。
処理装置で読み出し可能な各種データ処理プログラムを
格納する記憶媒体のメモリマップを説明する図である。
【図５】従来のメモリ制御装置の構成を説明するブロッ
ク図である。
ク図である。
１１０ ＭＰＵ １１１ ＡＳＩＣ １１２ 非インターリーブＲＯＭ １１３ ２ｗａｙインターリーブＲＯＭ（ＯＤＤ） １１４ ２ｗａｙインターリーブＲＯＭ（ＥＶＥＮ） １１５ ＲＡＭ １１６ ＲＯＭコントローラ １１７ ＲＡＭコントローラ １１８ アドレスデコーダ
Claims (5)
- 【請求項１】 ＭＰＵからのアドレス要求を解析してＲ
ＡＭ，非インターリーブＲＯＭおよびインターリーブＲ
ＯＭを含む複数のメモリへのアクセスを制御するメモリ
制御装置であって、 第１のデータバスを介して前記非インターリーブＲＯＭ
からのデータ読み出しを制御する第１のアクセス制御手
段と、 前記第１のデータバスとは独立した第２のデータバスを
介して前記ＲＡＭへのアクセスを制御する第２のアクセ
ス制御手段とを有し、 前記第１のアクセス制御手段は、読み出し要求アドレス
が前記インターリーブＲＯＭであると解読された場合
に、前記第１のデータバス及び前記第２のＲＯＭのデー
タバス出力と前記ＲＡＭのデータバス出力に共有接続さ
れる前記第２のデータバスを介してインターリーブＲＯ
Ｍデータの読み出しを制御することを特徴とするメモリ
制御装置。 - 【請求項２】 前記第１，第２のアクセス制御手段を単
一の専用集積回路に実装したことを特徴とする請求項１
記載のメモリ制御装置。 - 【請求項３】 前記第１のアクセス制御手段は、前記第
１のデータバスを介して前記非インターリーブＲＯＭか
らのデータ読み出しを実行することを特徴とする請求項
１記載のメモリ制御装置。 - 【請求項４】 前記インターリーブＲＯＭは、２ウエイ
インターリーブＲＯＭであることを特徴とする請求項１
記載のアクセス制御装置。 - 【請求項５】 ＭＰＵからのアドレス要求を解析してＲ
ＡＭ，非インターリーブＲＯＭおよびインターリーブＲ
ＯＭを含む複数のメモリを備えるデータ処理装置におけ
るメモリ制御方法であって、 前記ＭＰＵからのアドレスを解読してアクセス先を判定
する解読工程と、 前記解読工程によりアクセス先が前記インターリーブＲ
ＯＭであると解読された場合に、前記第１のデータバス
及び前記第２のＲＯＭのデータバス出力と前記ＲＡＭの
データバス出力に共有接続される前記第２のデータバス
を介してインターリーブＲＯＭデータを読み出して前記
ＭＰＵのデータバスに出力する出力工程と、を有するこ
とを特徴とするメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071671A JP2000267986A (ja) | 1999-03-17 | 1999-03-17 | メモリ制御装置およびメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071671A JP2000267986A (ja) | 1999-03-17 | 1999-03-17 | メモリ制御装置およびメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000267986A true JP2000267986A (ja) | 2000-09-29 |
Family
ID=13467299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11071671A Pending JP2000267986A (ja) | 1999-03-17 | 1999-03-17 | メモリ制御装置およびメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000267986A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014021859A (ja) * | 2012-07-20 | 2014-02-03 | Canon Inc | メモリ制御装置および方法 |
| US11681449B2 (en) | 2012-06-19 | 2023-06-20 | Samsung Electronics Co., Ltd. | Memory system and SoC including linear address remapping logic |
-
1999
- 1999-03-17 JP JP11071671A patent/JP2000267986A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11681449B2 (en) | 2012-06-19 | 2023-06-20 | Samsung Electronics Co., Ltd. | Memory system and SoC including linear address remapping logic |
| US11704031B2 (en) | 2012-06-19 | 2023-07-18 | Samsung Electronics Co., Ltd. | Memory system and SOC including linear address remapping logic |
| JP2014021859A (ja) * | 2012-07-20 | 2014-02-03 | Canon Inc | メモリ制御装置および方法 |
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