JPH1116339A - メモリコマンド制御回路 - Google Patents
メモリコマンド制御回路Info
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- JPH1116339A JPH1116339A JP9168830A JP16883097A JPH1116339A JP H1116339 A JPH1116339 A JP H1116339A JP 9168830 A JP9168830 A JP 9168830A JP 16883097 A JP16883097 A JP 16883097A JP H1116339 A JPH1116339 A JP H1116339A
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- Japan
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- memory
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Abstract
(57)【要約】
【課題】ＳＤＲＡＭのオートプリチャージ機能を効率よ
く使用して、メモリアクセスの高速化を図る。 【解決手段】記憶素子にＳＤＲＡＭを使用したコンピュ
ータシステムにおいて、メモリリクエスト発行部１にお
いては、発行するメモリリクエストと後続のメモリリク
エストのアドレスの内、ＳＤＲＡＭ３の行アドレスに対
応するアドレスビットを比較回路４により比較し、比較
結果をリクエストに付加して出力する。メモリ制御部２
は、一致すればＳＤＲＡＭ３の制御をプリチャージコマ
ンドと、不一致すれば、オートプリチャージコマンドに
より行う。
く使用して、メモリアクセスの高速化を図る。 【解決手段】記憶素子にＳＤＲＡＭを使用したコンピュ
ータシステムにおいて、メモリリクエスト発行部１にお
いては、発行するメモリリクエストと後続のメモリリク
エストのアドレスの内、ＳＤＲＡＭ３の行アドレスに対
応するアドレスビットを比較回路４により比較し、比較
結果をリクエストに付加して出力する。メモリ制御部２
は、一致すればＳＤＲＡＭ３の制御をプリチャージコマ
ンドと、不一致すれば、オートプリチャージコマンドに
より行う。
Description
【０００１】
【発明の属する技術分野】本発明はメモリコマンド制御
回路、特に記憶素子にＤＲＡＭを使用したメモリサブシ
ステムにおけるメモリコマンド制御回路に関するもので
ある。
回路、特に記憶素子にＤＲＡＭを使用したメモリサブシ
ステムにおけるメモリコマンド制御回路に関するもので
ある。
【０００２】
【従来の技術】従来のこの種のメモリコマンド制御回路
は、例えば、特開平６−２３７３２号公報に記載されて
いるように、そして図５に示すように、現在及び前回の
アクセス時の行アドレスを第１レジスタ６と第２レジス
タに保持し、比較器８により比較することにより行アド
レスの変化を検出して、行アドレスに変化がないのに高
速アクセスモードとなっていない場合には、制御回路９
が行アドレスストローブ信号のオン時間を増加して、高
速アクセスモードでのアクセスを行うことを可能とし、
メモリアクセス速度の向上を図り、一方、行アドレスが
変化したのに高速アクセスモードとなっている場合に
は、行アドレス信号のオン時間を減少するようにしてい
る。上述のオン時間の増加、減少は、実際には制御回路
９がＤＲＡＭ制御部１０にＷＡＩＴをかけるか、かけな
いかにより行う。
は、例えば、特開平６−２３７３２号公報に記載されて
いるように、そして図５に示すように、現在及び前回の
アクセス時の行アドレスを第１レジスタ６と第２レジス
タに保持し、比較器８により比較することにより行アド
レスの変化を検出して、行アドレスに変化がないのに高
速アクセスモードとなっていない場合には、制御回路９
が行アドレスストローブ信号のオン時間を増加して、高
速アクセスモードでのアクセスを行うことを可能とし、
メモリアクセス速度の向上を図り、一方、行アドレスが
変化したのに高速アクセスモードとなっている場合に
は、行アドレス信号のオン時間を減少するようにしてい
る。上述のオン時間の増加、減少は、実際には制御回路
９がＤＲＡＭ制御部１０にＷＡＩＴをかけるか、かけな
いかにより行う。
【０００３】この結果、メモリアクセスが同じ行アドレ
スについて繰り返し行われる場合は、長時間にわたって
高速アクセスモードとなるようにされ、行アドレスが頻
繁に変化する場合には、高速アクセスモードが短時間で
終るようにされる。
スについて繰り返し行われる場合は、長時間にわたって
高速アクセスモードとなるようにされ、行アドレスが頻
繁に変化する場合には、高速アクセスモードが短時間で
終るようにされる。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
コマンド制御回路では、記憶素子にＳＤＲＡＭを使用し
た記憶装置においては、行アドレスストローブ信号のオ
ン時間を制御する方式によっては一回のメモリアクセス
が長くなるため、ＳＤＲＡＭのサイクルタイムが増加す
る。
コマンド制御回路では、記憶素子にＳＤＲＡＭを使用し
た記憶装置においては、行アドレスストローブ信号のオ
ン時間を制御する方式によっては一回のメモリアクセス
が長くなるため、ＳＤＲＡＭのサイクルタイムが増加す
る。
【０００５】その理由は、ＤＲＡＭでの行アドレススト
ローブオフはＳＤＲＡＭではプリチャージコマンドに相
当し、オートプリチャージ付リードライトコマンドが使
用できず、従って、プリチャージコマンドを投入しなけ
ればならないため、サイクルタイムが増加するからであ
る。
ローブオフはＳＤＲＡＭではプリチャージコマンドに相
当し、オートプリチャージ付リードライトコマンドが使
用できず、従って、プリチャージコマンドを投入しなけ
ればならないため、サイクルタイムが増加するからであ
る。
【０００６】本発明の目的は、ＳＤＲＡＭのオートプリ
チャージ機能を効率よく使用してＳＤＲＡＭＡのスルー
プットを向上させるメモリコマンド制御回路を提供する
ことにある。
チャージ機能を効率よく使用してＳＤＲＡＭＡのスルー
プットを向上させるメモリコマンド制御回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の制御回路は、中
央処理装置（ＣＰＵ）に接続し、ＳＤＲＡＭに対してＣ
ＰＵアクセスを実行するメモリサブシステムにおけるメ
モリコマンド制御回路において、前記メモリサブシステ
ムは、メモリリクエスト発行元で、発行するメモリリク
エストと後続のメモリリクエストとについて、同一行ア
ドレスアクセスのメモリリクエストを発行するかをチェ
ックし、メモリ制御部は前記チェックの結果が不一致の
場合には、、ＳＤＲＡＭアクセスはオートブリチャージ
付リードライトコマンドを使用して最短サイクルでのア
クセス終了を行い、一方、前記チェックの結果が一致の
場合には、ＳＤＲＡＭＡアクセスはリードライトコマン
ドを使用し、後続の同一行アドレスアクセスを最短サイ
クルで終了することにより効率のよいメモリアクセスを
実現する。
央処理装置（ＣＰＵ）に接続し、ＳＤＲＡＭに対してＣ
ＰＵアクセスを実行するメモリサブシステムにおけるメ
モリコマンド制御回路において、前記メモリサブシステ
ムは、メモリリクエスト発行元で、発行するメモリリク
エストと後続のメモリリクエストとについて、同一行ア
ドレスアクセスのメモリリクエストを発行するかをチェ
ックし、メモリ制御部は前記チェックの結果が不一致の
場合には、、ＳＤＲＡＭアクセスはオートブリチャージ
付リードライトコマンドを使用して最短サイクルでのア
クセス終了を行い、一方、前記チェックの結果が一致の
場合には、ＳＤＲＡＭＡアクセスはリードライトコマン
ドを使用し、後続の同一行アドレスアクセスを最短サイ
クルで終了することにより効率のよいメモリアクセスを
実現する。
【０００８】［作用］本発明では、より具体的には、メ
モリリクエスト発行元で発行するメモリリクエストと後
続メモリリクエストとのアドレスの内、ＳＤＲＡＭの行
アドレスに対応するアドレスビットを比較し、比較結果
をリクエストに付加して出力する。本リクエストを受信
するメモリ制御部では前記比較結果が一致の時はＳＤＲ
ＡＭに対してリードライトコマンドを発行し、又、比較
結果が不一致の時はＳＤＲＡＭに対してオートプリチャ
ージ付きリードライトコマンドを発行する。
モリリクエスト発行元で発行するメモリリクエストと後
続メモリリクエストとのアドレスの内、ＳＤＲＡＭの行
アドレスに対応するアドレスビットを比較し、比較結果
をリクエストに付加して出力する。本リクエストを受信
するメモリ制御部では前記比較結果が一致の時はＳＤＲ
ＡＭに対してリードライトコマンドを発行し、又、比較
結果が不一致の時はＳＤＲＡＭに対してオートプリチャ
ージ付きリードライトコマンドを発行する。
【０００９】このようにＳＤＲＡＭのプリチャージ付き
リードライトコマンドを効率よく使用する事により、メ
モリスループットを向上させることを可能とする。
リードライトコマンドを効率よく使用する事により、メ
モリスループットを向上させることを可能とする。
【００１０】
【発明の実施の形態】図１は本発明の構成図である。
【００１１】メモリリクエスト発行部１は、発行する先
行メモリリクエストと後続メモリメモリリクエストのア
ドレスの内、ＳＤＲＡＭ３の行アドレスに対応するアド
レスビットを比較回路４で比較し、本アドレス比較結果
が一致の時に論理“１”を不一致の時に論理“０”をメ
モリリクエストに付加して出力する。このような行アド
レスの比較はアドレスビットの比較以外にもメモリアク
セスするデータ幅とＳＤＲＡＭ３の数から何回、同一の
ＳＤＲＡＭ３に同一の行アドレスアクセスのメモリリク
エストが発行されるかを算出する方法等の数多くの手段
があり、後に詳述する。
行メモリリクエストと後続メモリメモリリクエストのア
ドレスの内、ＳＤＲＡＭ３の行アドレスに対応するアド
レスビットを比較回路４で比較し、本アドレス比較結果
が一致の時に論理“１”を不一致の時に論理“０”をメ
モリリクエストに付加して出力する。このような行アド
レスの比較はアドレスビットの比較以外にもメモリアク
セスするデータ幅とＳＤＲＡＭ３の数から何回、同一の
ＳＤＲＡＭ３に同一の行アドレスアクセスのメモリリク
エストが発行されるかを算出する方法等の数多くの手段
があり、後に詳述する。
【００１２】メモリリクエスト発行部１から出力された
アドレス比較結果が一致の時、つまり論理“１”の時
は、メモリ制御部２において、セレクタ５によりリード
ライトコマンド、又、アドレス比較結果が不一致の時は
セレクタ５によりオートプリチャージ付きリードライト
コマンドをそれぞれＳＤＲＡＭ３に発行する。
アドレス比較結果が一致の時、つまり論理“１”の時
は、メモリ制御部２において、セレクタ５によりリード
ライトコマンド、又、アドレス比較結果が不一致の時は
セレクタ５によりオートプリチャージ付きリードライト
コマンドをそれぞれＳＤＲＡＭ３に発行する。
【００１３】次に、本実施例の動作について説明する。
【００１４】尚、以下の説明においてはＳＤＲＡＭ３の
初期設定値はバーストレングス＝４，ＣＡＳレーテンシ
＝１，２バンク構成である場合を一例として説明する。
初期設定値はバーストレングス＝４，ＣＡＳレーテンシ
＝１，２バンク構成である場合を一例として説明する。
【００１５】図２は、ＳＤＲＡＭ３のバンクＡとバンク
Ｂにアクセスした場合の本実施例のタイムチャート（図
２Ａ）と従来例のタイムチャート（図２Ｂ）である。メ
モリリクエスト発行部１は、ＳＤＲＡＭ３のバンクＡに
アクセスするメモリリクエストＡとＳＤＲＡＭ３のバン
クＢにアクセスするリクエストＢに、行アドレスを比較
した不一致結果を付加してメモリリクエストをメモリ制
御部２に出力する。バンクが異なれば当然にアドレスも
異なるため、不一致結果となるからである。
Ｂにアクセスした場合の本実施例のタイムチャート（図
２Ａ）と従来例のタイムチャート（図２Ｂ）である。メ
モリリクエスト発行部１は、ＳＤＲＡＭ３のバンクＡに
アクセスするメモリリクエストＡとＳＤＲＡＭ３のバン
クＢにアクセスするリクエストＢに、行アドレスを比較
した不一致結果を付加してメモリリクエストをメモリ制
御部２に出力する。バンクが異なれば当然にアドレスも
異なるため、不一致結果となるからである。
【００１６】メモリ制御部２は図２Ａに示すように、メ
モリリクエストＡを受信してから、ＳＤＲＡＭのバンク
Ａ及びバンクＢに対して、行アドレスを取り込ませるた
めのアクティブコマンドＡＣＴに引き続きオートプリチ
ャージリードライトコマンドＡ＆ＣＯＭでアクセスを行
う。尚、ＳＤＲＡＭデータ出力が図示の如くになるの
は、バースとレングス＝４、ＣＡＳレーテンシ＝１とし
たことによるものである。
モリリクエストＡを受信してから、ＳＤＲＡＭのバンク
Ａ及びバンクＢに対して、行アドレスを取り込ませるた
めのアクティブコマンドＡＣＴに引き続きオートプリチ
ャージリードライトコマンドＡ＆ＣＯＭでアクセスを行
う。尚、ＳＤＲＡＭデータ出力が図示の如くになるの
は、バースとレングス＝４、ＣＡＳレーテンシ＝１とし
たことによるものである。
【００１７】本ケースを従来の方式で行うと、後続リク
エストＢを受信した後に行アドレスを比較するため、図
２Ｂに示すように、バンクＡに対してプリチャージコマ
ンドＰＲＥを発行する必要があり、バンクＢに対するア
クセスが１クロックサイクル遅れることが分かる。
エストＢを受信した後に行アドレスを比較するため、図
２Ｂに示すように、バンクＡに対してプリチャージコマ
ンドＰＲＥを発行する必要があり、バンクＢに対するア
クセスが１クロックサイクル遅れることが分かる。
【００１８】図３は、ＳＤＲＡＭの第一のバンクＡにの
みにアクセスし、かつ異なる行アドレスのリクエストが
連続したタイムチャート場合のである。
みにアクセスし、かつ異なる行アドレスのリクエストが
連続したタイムチャート場合のである。
【００１９】リクエスト発行部１は図３Ａに示すよう
に、ＳＤＲＡＭ３のバンクＡにアクセスする２つのリク
エストＡ０とＡ１に行アドレス不一致結果を付加してメ
モリリクエストにメモリ制御部２に出力する。
に、ＳＤＲＡＭ３のバンクＡにアクセスする２つのリク
エストＡ０とＡ１に行アドレス不一致結果を付加してメ
モリリクエストにメモリ制御部２に出力する。
【００２０】メモリ制御部２は、ＳＤＲＡＭ３のバンク
Ａにオートプリチャージ付リードライトコマンドＡ＆Ｃ
ＯＭでアクセスを行う。この場合は、同一バンクに対す
るアクセスであり、並行してアクセスを行えないため、
図２に比べて、ＳＤＲＡＭデータ出力に２クロック分だ
け間隙が生じている。
Ａにオートプリチャージ付リードライトコマンドＡ＆Ｃ
ＯＭでアクセスを行う。この場合は、同一バンクに対す
るアクセスであり、並行してアクセスを行えないため、
図２に比べて、ＳＤＲＡＭデータ出力に２クロック分だ
け間隙が生じている。
【００２１】一方、従来方式によるときは、図２Ｂと同
様、図３Ｂに示すように、Ａ１リクエストがさらに１ク
ロックサイクル遅れる。
様、図３Ｂに示すように、Ａ１リクエストがさらに１ク
ロックサイクル遅れる。
【００２２】図４はＳＤＲＡＭ３の同一バンクの同一行
アドレスにアクセスした場合の本実施例のタイムチャー
トである。
アドレスにアクセスした場合の本実施例のタイムチャー
トである。
【００２３】リクエスト発行部１は、バンクＡの同一行
アドレスにアクセスするＡ０とＡ１に行アドレス一致結
果を付加してメモリリクエストをメモリ制御部２に出力
する。
アドレスにアクセスするＡ０とＡ１に行アドレス一致結
果を付加してメモリリクエストをメモリ制御部２に出力
する。
【００２４】メモリ制御部２は、Ａ０の後に受信するリ
クエストＡ１はＡ０と同一行アドレスのリクエストであ
ることが判定されているため、ＳＤＲＡＭ３のバンクＡ
にリードライトコマンドＣＯＭでアクセスを行い、Ａ１
リクエストはアクティブコマンドを実行しないでオート
プリチャージ付リードライトコマンドＡ＆ＣＯＭを実行
する。尚、Ａ１の同一行アドレスのリクエストＡ２が続
いているときは、Ａ１リクエストはオートプリチャージ
付リードライトコマンドＡ＆ＣＯＭではなく、リードラ
イトコマンドＣＯＭを実行することになる。
クエストＡ１はＡ０と同一行アドレスのリクエストであ
ることが判定されているため、ＳＤＲＡＭ３のバンクＡ
にリードライトコマンドＣＯＭでアクセスを行い、Ａ１
リクエストはアクティブコマンドを実行しないでオート
プリチャージ付リードライトコマンドＡ＆ＣＯＭを実行
する。尚、Ａ１の同一行アドレスのリクエストＡ２が続
いているときは、Ａ１リクエストはオートプリチャージ
付リードライトコマンドＡ＆ＣＯＭではなく、リードラ
イトコマンドＣＯＭを実行することになる。
【００２５】以上に説明した実施例の他に、ＳＤＲＡＭ
３がバンク構成の場合には、先ず、バンクアドレスのみ
について比較し、バンクアドレスが一致したときだけ、
行アドレスの比較を行うようにした実施例も考えられ
る。この実施例によれば、一挙に、バンクアドレスをも
含めた行アドレスの比較を行うよりも、バンクアドレス
が不一致の場合のメモリリクエスト送出を高速化できる
ことになる。
３がバンク構成の場合には、先ず、バンクアドレスのみ
について比較し、バンクアドレスが一致したときだけ、
行アドレスの比較を行うようにした実施例も考えられ
る。この実施例によれば、一挙に、バンクアドレスをも
含めた行アドレスの比較を行うよりも、バンクアドレス
が不一致の場合のメモリリクエスト送出を高速化できる
ことになる。
【００２６】また、行アドレスの一致・不一致のチェッ
クをアドレスビットを比較する方法以外の方法で行う実
施例も考えられる。
クをアドレスビットを比較する方法以外の方法で行う実
施例も考えられる。
【００２７】即ち、１回のメモリアクセスにより読み出
されるべきデータ幅を該メモリアクセスに基づきＳＤＲ
ＡＭから読み出されるバイト幅で除算した結果により、
同一行アドレスアクセスとなるか否かにより、同一行ア
ドレスアクセスのメモリリクエストを発行するか否かの
チェックを行うようにした実施例である。
されるべきデータ幅を該メモリアクセスに基づきＳＤＲ
ＡＭから読み出されるバイト幅で除算した結果により、
同一行アドレスアクセスとなるか否かにより、同一行ア
ドレスアクセスのメモリリクエストを発行するか否かの
チェックを行うようにした実施例である。
【００２８】例えば、１回のメモリアクセスを８バイト
づつ４回行い（バーストレングス４）、合計で３２バイ
トのリードライを行うメモリグループを４個有するメモ
リシステムにおいて、２５６バイトを読み出すリード命
令を発行する場合について考える。この場合は、４個の
メモリグループをインタリーブするため、８バイト×４
回×４メモリグループ＝１２８バイトとなり、バンクア
ドレス及び行アドレスを比較せずにオートプリチャージ
付リードライトコマンドを発行可能となる。
づつ４回行い（バーストレングス４）、合計で３２バイ
トのリードライを行うメモリグループを４個有するメモ
リシステムにおいて、２５６バイトを読み出すリード命
令を発行する場合について考える。この場合は、４個の
メモリグループをインタリーブするため、８バイト×４
回×４メモリグループ＝１２８バイトとなり、バンクア
ドレス及び行アドレスを比較せずにオートプリチャージ
付リードライトコマンドを発行可能となる。
【００２９】尚、メモリグループとは、バンク構成のＳ
ＲＡＭをいうものとする。また、後続のメモリリクエス
トについては、バンクアドレス及び行アドレスとを比較
し、オートプリチャージ付リードライトコマンドの使用
可否を判定する。
ＲＡＭをいうものとする。また、後続のメモリリクエス
トについては、バンクアドレス及び行アドレスとを比較
し、オートプリチャージ付リードライトコマンドの使用
可否を判定する。
【００３０】さらに、１回のメモリアクセスを２バイト
×４回行い（バーストレングス４）合計８バイトのリー
ドライトを行うＳＤＲＡＭを４個有するメモリシステム
において、ベクトル命令マシンにおける本発明の適用例
について説明する。
×４回行い（バーストレングス４）合計８バイトのリー
ドライトを行うＳＤＲＡＭを４個有するメモリシステム
において、ベクトル命令マシンにおける本発明の適用例
について説明する。
【００３１】この場合、スタートアドレス“Ａ”番地、
飛び４、ベクトルレングス３２要素のベクトルロード命
令では、１つのＳＤＲＡＭに３２回のリードアクセスを
行うため、オートプリチャージ付リードコマンドをアド
レス比較なしに発行可能となる。
飛び４、ベクトルレングス３２要素のベクトルロード命
令では、１つのＳＤＲＡＭに３２回のリードアクセスを
行うため、オートプリチャージ付リードコマンドをアド
レス比較なしに発行可能となる。
【００３２】このとき、アドレス比較は行わないが、メ
モリアクセスのスタートアドレスに対する行アドレスを
除くアドレス部分につき、飛び数４とベクトル長３２要
素を乗じた１２８のアドレスについて、乗数による桁上
げが発生しないか否かをチェックすることにより、同一
行アドレスアクセスのメモリリクエストを発行するか否
かのチェックを行う。
モリアクセスのスタートアドレスに対する行アドレスを
除くアドレス部分につき、飛び数４とベクトル長３２要
素を乗じた１２８のアドレスについて、乗数による桁上
げが発生しないか否かをチェックすることにより、同一
行アドレスアクセスのメモリリクエストを発行するか否
かのチェックを行う。
【００３３】以上の説明から明らかなように、本発明
は、行アドレス一致時は従来技術と同様な高速ページモ
ードでの処理を可能とし、行アドレス不一致の高速化を
実現可能とする。
は、行アドレス一致時は従来技術と同様な高速ページモ
ードでの処理を可能とし、行アドレス不一致の高速化を
実現可能とする。
【００３４】
【発明の効果】本発明によればＳＤＲＡＭのオートプリ
チャージ付きリードライトコマンドを効率よく使用する
ことにより、メモリスリープットを向上させることが可
能となる。
チャージ付きリードライトコマンドを効率よく使用する
ことにより、メモリスリープットを向上させることが可
能となる。
【００３５】その理由は、ＳＤＲＡＭでプリチャージコ
マンドを使用すると、プリチャージコマンド投入による
信号ラインのオーバーヘッドの発生を阻止できるため、
ＳＤＲＡＭのサイクルを短縮させることが可能となるか
らである。
マンドを使用すると、プリチャージコマンド投入による
信号ラインのオーバーヘッドの発生を阻止できるため、
ＳＤＲＡＭのサイクルを短縮させることが可能となるか
らである。
【図１】本発明の一実施例のブロック図である。
【図２】ＳＤＲＡＭの異なるバンクにアクセスした場合
のタイムチャートである。
のタイムチャートである。
【図３】ＳＤＲＡＭの同一バンクにアクセスし、かつア
ドレス不一致の場合タイムチャートである。
ドレス不一致の場合タイムチャートである。
【図４】ＳＤＲＡＭの同一バンクにアクセスし、かつア
ドレス一致の場合のタイムチャートである。
ドレス一致の場合のタイムチャートである。
【図５】従来例の一例を示す図である。
１ メモリリクエスト発行部 ２ メモリ制御部 ３ ＳＤＲＡＭ ４ 比較回路 ５ セレクタ ６ 第１レジスタ ７ 第２レジスタ ８ 比較器 ９ 制御回路 １０ ＲＡＭ制御部 １１ ＤＲＡＭ
Claims (5)
- 【請求項１】 中央処理装置（ＣＰＵ）に接続し、ＳＤ
ＲＡＭに対してＣＰＵアクセスを実行するメモリサブシ
ステムにおけるメモリコマンド制御回路において、 前記メモリサブシステムは、メモリリクエスト発行元
で、発行するメモリリクエストと後続のメモリリクエス
トとについて、同一行アドレスアクセスのメモリリクエ
ストを発行するかをチェックし、メモリ制御部は前記チ
ェックの結果が不一致の場合には、、ＳＤＲＡＭアクセ
スはオートプリチャージ付リードライトコマンドを使用
して最短サイクルでのアクセス終了を行い、一方、前記
チェックの結果が一致の場合には、ＳＤＲＡＭＡアクセ
スはリードライトコマンドを使用し、後続の同一行アド
レスアクセスを最短サイクルで終了することにより効率
のよいメモリアクセスを実現するメモリコマンド制御回
路。 - 【請求項２】 前記チェックは、ＳＤＲＡＭの行アドレ
スに対応するアドレスビットを比較することにより行う
ことを特徴とする請求項１記載のメモリコマンド制御回
路。 - 【請求項３】 前記比較は、先ず、バンクアドレスのみ
について行い、バンクアドレスが一致したときのみ前記
行アドレスに対応するアドレスビットの比較を行うこと
を特徴とする請求項２記載のメモリコマンド制御回路。 - 【請求項４】 前記チェックは、１回のメモリアクセス
により読み出されるべきデータ幅を該メモリアクセスに
基づきＳＤＲＡＭから読み出されるバイト幅で除算した
結果により、同一行アドレスアクセスとなるか否かによ
り行うことを特徴とする請求項１記載のメモリコマンド
制御回路。 - 【請求項５】 ベクトルマシンにおいて、前記１回のメ
モリアクセスのスタートアドレスに対する行アドレスを
除くアドレス部分につき、飛び数とベクトル長を乗数し
た結果により桁上げが発生しないか否かにより、前記同
一行アドレスアクセスとなるか否かの前記チェックを行
うことを特徴とする請求項４記載のメモリコマンド制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883097A JP3190856B2 (ja) | 1997-06-25 | 1997-06-25 | メモリコマンド制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883097A JP3190856B2 (ja) | 1997-06-25 | 1997-06-25 | メモリコマンド制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116339A true JPH1116339A (ja) | 1999-01-22 |
| JP3190856B2 JP3190856B2 (ja) | 2001-07-23 |
Family
ID=15875319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16883097A Expired - Fee Related JP3190856B2 (ja) | 1997-06-25 | 1997-06-25 | メモリコマンド制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190856B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164099A (ja) * | 2004-12-10 | 2006-06-22 | Ricoh Co Ltd | メモリ制御装置 |
| JP2007249837A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | メモリ制御装置、メモリ制御方法及び携帯機器 |
| JP2012256247A (ja) * | 2011-06-09 | 2012-12-27 | Canon Inc | 情報処理装置及び情報処理方法 |
-
1997
- 1997-06-25 JP JP16883097A patent/JP3190856B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164099A (ja) * | 2004-12-10 | 2006-06-22 | Ricoh Co Ltd | メモリ制御装置 |
| JP2007249837A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | メモリ制御装置、メモリ制御方法及び携帯機器 |
| JP2012256247A (ja) * | 2011-06-09 | 2012-12-27 | Canon Inc | 情報処理装置及び情報処理方法 |
| US8966166B2 (en) | 2011-06-09 | 2015-02-24 | Canon Kabushiki Kaisha | Information processing apparatus and information processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3190856B2 (ja) | 2001-07-23 |
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