JP2001060169A - キャッシュコントローラ及びコンピュータシステム - Google Patents
キャッシュコントローラ及びコンピュータシステムInfo
- Publication number
- JP2001060169A JP2001060169A JP11236443A JP23644399A JP2001060169A JP 2001060169 A JP2001060169 A JP 2001060169A JP 11236443 A JP11236443 A JP 11236443A JP 23644399 A JP23644399 A JP 23644399A JP 2001060169 A JP2001060169 A JP 2001060169A
- Authority
- JP
- Japan
- Prior art keywords
- prefetch
- cache
- data
- request
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
から主記憶に対して発行するアクセス要求を基に任意の
アドレス方向、任意のストライド幅の一つあるいは複数
のプリフェッチ要求を生成する。 【解決手段】 キャッシュコントローラ102は、あら
かじめプリフェッチのブロックサイズとストライド値の
変数を格納する手段107,108、プロセッサ101
から主記憶103に対するアクセス要求と前記変数を基
に一つあるいは複数のプリフェッチ要求を生成する手段
109と、前記生成したプリフェッチ要求を基に主記憶
103からデータを読み出してキャッシュメモリ104
に書き込む手段106を具備する。
Description
憶の間にキャッシュメモリを有するコンピュータシステ
ムに係り、特にプロセッサからの主記憶に対するアクセ
ス要求と予め設定された変数を使って自律的にプリフェ
ッチ要求を生成・発行するキャッシュコントローラ及び
それを適用したコンピュータシステムに関する。
める目的でキャッシュを設けるコンピュータシステムに
おいては、キャッシュメモリを有効に利用し主記憶から
のデータ読み出しレイテンシを削減するために、プロセ
ッサのデータ読み出し要求を受ける前にプリフェッチ要
求を使って将来使用する可能性のあるデータを予め主記
憶からキャッシュメモリに読み込む方式を一般に採用し
ている。例えば特開昭62−192831号公報には、
プロセッサがメモリアクセス要求に際して同時にプリフ
ェッチ要求を発行し、キャッシュメモリチップ側は、該
プリフェッチ要求を受け取ると、メモリアクセス要求が
キャッシュミスであった場合、要求のあったブロックと
次のブロックを主記憶からキャッシュメモリにロードす
ることが記載されている。
ントローラを適用したコンピュータシステムの概略ブロ
ック図を示す。図4において、201はプロセッサ、2
02はキャッシュコントローラ、205は主記憶、20
6はキャッシュメモリである。キャッシュコントローラ
202は、プリフェッチ要求の生成を行うプリフェッチ
制御部203と、キャッシュメモリ206と主記憶20
5からのデータ読み出しを行うキャッシュ制御部204
から構成される。
201からパス250を介して出力されるアドレスをラ
ッチするアドレスレジスタ209、キャッシュのライン
幅(ブロック幅)を格納するラインサイズレジスタ20
7、パス256を介してアドレスレジスタ209から受
け取るアドレスとパス251を介してラインサイズレジ
スタ207から受け取るラインサイズを加算する加算器
208、パス256とパス252を介して受け取るアド
レスを、パス257を介して受け取るセレクト信号で選
択し、パス253を介してキャッシュ制御部204に該
アドレスを発行するトランザクション選択部210、及
び、パス250を介してプロセッサ201からアクセス
要求を受け取り、トランザクション選択部210に対す
るセレクト信号を生成する制御部211から構成され
る。
ついてその動作を説明する。プロセッサ201はパス2
50を介して、データ読み出し要求と共にプリフェッチ
要求をキャッシュコントローラ202に発行する。キャ
ッシュコントローラ202のプリフェッチ制御部203
では、制御部211がプロセッサ201の要求を受け取
り、アドレスがアドレスレジスタ209に設定される。
制御部211は、まず、トランザクション選択部210
の出力がアドレスレジスタ209からのアドレスを選択
するようにパス257を介してセレクト信号を生成す
る。トランザクション選択部210は、アドレスレジス
タ209のデータ読み出しアドレスを選択し、パス25
3を介してキャッシュ制御部204に送る。同時に制御
部211はパス254を介してキャッシュ制御部204
に対してデータ読み出し要求を発行する。キャッシュ制
御部204は、読み出し要求に対するデータが既にキャ
ッシュメモリ206に格納されているか判定し、格納さ
れていれば、バス258を介してキャッシュメモリ20
6から当該データを読み出し、パス259を介してプロ
セッサ201に送り、制御部211に対してパス254
を介してデータの読み出し完了を通知して処理を終了と
する。
ッシュメモリ206に格納されていない場合、キャッシ
ュ制御部204は、パス257を介して主記憶205か
らデータを読み出し、パス258を介してキャッシュメ
モリ206に書き込むと同時にパス259を介してプロ
セッサ201に主記憶205からの当該読み出しデータ
を送り、制御部211に対してパス254を介してデー
タの読み出し完了を通知する。制御部211はパス25
5を介してプロセッサ201とデータ通信制御を行う。
この時点で、制御部211は次のプリフェッチアドレス
を選択するようにパス257を介してトランザクション
選択部210にセレクト信号を送る。トランザクション
選択部210は、加算器208からのアドレス(プリフ
ェッチアドレス)を選択し、パス253を介してキャッ
シュ制御部204に出力する。同時に制御部211はパ
ス254を介してキャッシュ制御部204に対して主記
憶205からのプリフェッチデータ読み出し要求を発行
する。キャッシュ制御部204は、パス257を介して
主記憶257から先の読み出し要求に対するデータの次
のデータを読み出し、パス258を介してキャッシュメ
モリ206へ書き込み、それが完了した時点で、制御部
211にデータ読み出しの完了報告をする。制御部21
1はパス255を介してプロセッサ201にプリフェッ
チ動作の完了を報告する。
は、プロセッサからプリフェッチ要求があった場合に、
キャッシュメモリに読み込まれるデータは、キャッシュ
ミスを条件にプロセッサの要求するデータと次のデータ
の2ラインのみであり、この2つラインデータ以外のプ
リフェッチをするためにはプロセッサが頻繁にプリフェ
ッチ要求の発行を繰り返さなければならない問題があっ
た。
行する機能がない場合には、キャッシュコントローラは
自らプリフェッチ要求を生成しないためプリフェッチが
発生せず、キャッシュメモリを有効に活用できないとい
う問題があった。また、プロセッサの要求するデータが
キャッシュ・ヒットしても、次のデータもキャッシュ・
ヒットするとは限らないが、前述した従来技術では、プ
ロセッサの要求するデータがキャッシュ・ヒットした場
合、プロセッサからのプリフェッチ要求は無視されてお
り、この点からもキャッシュメモリを有効に活用できな
い問題があった。
点を解決し、プロセッサから発行される主記憶に対する
読み出しアクセス要求に対して、任意のストライド幅あ
るいは昇順・降順の任意のアドレス方向の一つあるいは
複数のプリフェッチ要求をキャッシュコントローラが自
ら生成して、プロセッサにプリフェッチ要求を発行する
機能がない場合にも、より多くのデータをキャッシュメ
モリに書き込むことで、キャッシュメモリの有効活用を
可能にすることにある。
成するために、キャッシュコントローラは、プリフェッ
チのブロックサイズとストライド値からなる変数を格納
する手段と、プロセッサから主記憶に対するアクセス要
求と前記変数を基に一つあるいは複数のプリフェッチ要
求を生成する手段と、前記生成したプリフェッチ要求を
基に主記憶からデータを読み出してキャッシュメモリに
書き込む手段とを有することを特徴とする。
に対するアクセス要求のアドレスの昇順あるいは降順の
任意の方向のアドレスのプリフェッチ要求を生成するこ
とを特徴とする。キャッシュコントローラは、主記憶に
対する無駄な要求を削減するために、生成されたプリフ
ェッチ要求の中でキャッシュヒットしたプリフェッチ要
求の発行を抑止することも可能である。
て図面を用いて説明する。図1は本発明のキャッシュコ
ントローラ及びそれを適用したコンピュータシステムの
一実施例を示すブロック図である。図1において、10
1はプロセッサ、102は本発明によるキャッシュコン
トローラ、103は主記憶、104はキャッシュメモリ
である。キャッシュコントローラ102はプリフェッチ
要求を生成するプリフェッチ制御部105と、主記憶1
03とキャッシュメモリ104のインタフェースを司る
キャッシュ制御部106から構成される。プリフェッチ
制御部105は、プロセッサ101から発行される主記
憶103に対する多種の読み出し・書き込み命令を受け
て、プリフェッチ要求を生成するプリフェッチトランザ
クション生成部(プリフェッチ生成部)109、該プリ
フェッチトランザクション生成部109がプリフェッチ
アドレス生成する際の変数を予め設定してあるブロック
サイズレジスタ107とストライドレジスタ108、主
記憶103またはキャッシュメモリ104から読み出し
たデータを、パス155を介してプロセッサ101へ出
力する制御を行うデータバス制御110から構成され
る。図2や図3で後述するように、ブロックサイズレジ
スタ107のブロックサイズ値はプリフェッチ回数にか
かわり、ストライドレジスタ108のストライド値はプ
リフェッチのストライド幅にかかわる。
9は演算論理部111、アドレススタック112、制御
部113から構成される。演算論理部111は、制御部
113の制御下でプロセッサ101からパス151を介
して受け取るアクセス要求のアドレスを入力し、該アド
レスをそのまま出力すると同時に、該入力したアクセス
要求のアドレスとブロックサイズレジスタ107、スト
ライドレジスタ108からパス152,153を介して
受け取る変数(ブロックサイズ、ストライド値)を使っ
て一つあるいは複数のプリフェッチアドレスを生成して
出力する。アドレススタック112は、演算論理部11
1から出力されるアクセス要求アドレス及び生成された
プリフェッチアドレスをスタックする。制御部113
は、プロセッサ101からパス151を介して受け取る
多種の対主記憶アクセス要求の中から、プリフェッチが
必要な要求を検出して、プリフェッチ要求の生成及び演
算論理部111に対して対するプリフェッチアドレスの
生成を指示し、また、アドレススタック112を制御し
て、対主記憶アクセス要求とプリフェッチ要求をパス1
54を介してキャッシュ制御部106に出力する。以
下、プロセッサ101から受け取る対記憶アクセス要求
のうち、プリフェッチ要求の生成ターゲットとなる要求
をターゲット要求、そのアドレスをターゲットアドレス
と呼ぶことにする。そして、本実施例ではデータ読み出
し要求をターゲット要求とする。
制御部105からパス105を介して受ける対主記憶ア
クセス要求やプリフェッチ要求のデータがキャッシュメ
モリ104に既にキャッシュ済みであるか否かを判定す
るキャッシュヒット検出部121と、パス160を介し
てキャッシュヒット検出部121の結果とデータ読み出
し要求やプリフェッチ要求、あるいはデータ書き込み要
求のアドレスを受け取り、パス158を介して主記憶1
03にデータの読み出し要求や書き込み要求を生成・発
行するメモリトランザクション発行部122から構成さ
れる。なお、キャッシュヒット検出やキャッシュヒット
アドレス登録の論理アルゴリズムは周知であるので、そ
れらの説明は省略する。
いてその動作を説明する。プロセッサ101はパス15
1を介してキャッシュコントローラ102に対し、主記
憶103に対するデータ読み出し・書き込み要求を発行
する。プリフェッチトランザクション生成部109の制
御部113は、プロセッサ101から発行された主記憶
103に対する要求が読み出し要求か書き込み要求か識
別する。プリフェッチトランザクション生成部109の
演算論理部111は、制御部113の指示で読み出し要
求(ターゲット要求)の場合、ブロックサイズレジスタ
107とストライドレジスタ108の設定値を基に一つ
あるいは複数のプリフェッチ要求アドレスを生成して、
読み出し要求アドレスとともにアドレススタック112
に格納する。その後、プリフェッチトランザクション生
成部109の制御部113は、アドレススタック112
を制御し、パス154を介し、まずプロセッサ101が
発行したデータ読み出し要求(ターゲット要求)を、そ
の後に一つあるいは複数のプリフェッチ要求を順次、キ
ャッシュ制御部106に出力する。
ト検出部121は、ターゲット要求のアドレスから、当
該アドレスに対するデータが既にキャッシュメモリ10
4に格納されているか否か判定する。ターゲット要求に
対するデータが既にキャッシュメモリ104に格納され
ている場合、キャッシュヒット検出部121はキャッシ
ュメモリ104から当該データを読み出し、パス157
を介してデータバス制御部110に出力すると同時に、
パス160を介してメモリトランザクション発行部12
2にキャッシュメモリ104からデータを読み出した旨
を報告する。メモリトランザクション発行部122は、
パス159を介してデータバス制御部110にデータの
読み出し完了を通知する。ターゲット要求に対するデー
タがキャッシュメモリ104に格納されていない場合、
キャッシュヒット検出部121はパス160を介してメ
モリトランザクション発行部112に主記憶103から
のデータ読み出し要求を出力する。メモリトランザクシ
ョン発行部112は、主記憶103からデータを読み出
し、パス158を介してデータバス制御部110に出力
し、また、パス159を介してデータ読み出しの完了を
データバス制御部110に報告する。同時に、メモリト
ランザクション発行部122は、キャッシュヒット検出
部121を介して、主記憶103からの読み出しデータ
をキャッシュメモリ104に格納する。
いは複数のプリフェッチ要求について以下のように処理
する。プリフェッチ要求に対するデータが既にキャッシ
ュメモリ104に格納されている場合、キャッシュヒッ
ト検出部121はメモリトランザクション発行部122
に対しての主記憶103からのデータ読み出し要求を抑
止する。プリフェッチ要求に対するデータがキャッシュ
メモリ104に格納されていない場合、キャッシュヒッ
ト検出部121はパス160を介してメモリトランザク
ション発行部122に主記憶103からのデータ読み出
し要求を出力する。メモリトランザクション発行部12
2は、主記憶103からデータを読み出し、キャッシュ
ヒット検出部121を介して該主記憶103からの当該
読み出しデータをキャッシュメモリ104に格納する。
ンザクション生成部109ではパス154を介してキャ
ッシュ制御部106に主記憶103への書き込み要求を
出力する。データバス制御部110は、パス155を介
してプロセッサ101から受け取る書き込みデータをパ
ス158に出力する。キャッシュ制御部106のキャッ
シュヒット検出部121が、プリフェッチトランザクシ
ョン生成部109からの書き込み要求を受け取り、パス
160を介してメモリトランザクション発行部122へ
渡す。メモリトランザクション発行部122は、データ
バス制御部110がパス158に出力した書き込みデー
タを主記憶103に書き込み、データバス制御部110
に対してパス158を介してデータ書き込みの完了を報
告する。
後に読み出し要求を発行する場合などに備えて、書き込
み要求もターゲット要求としてもよい。この場合のプリ
フェッチトランザクション生成部109でのプリフェッ
チ要求の生成動作、キャッシュ制御部106でのプリフ
ェッチデータの読出し・書込み動作は、基本的に上記読
み出し要求の場合と同様である。
トラクンザクション生成部109内の演算論理部111
で生成されるプリフェッチアドレスの具体例を示す。
が64B(バイト)の場合に、ブロックサイズレジスタ
107にブロックサイズn=2を予め設定し、ストライ
ドレジスタ108にステライド幅k=m−1を予め設定
した時の、オフセットアドレス301、ターゲットアド
レス302、及び、生成されるプリフェッチアドレス3
03〜305を示した図である。また、図2(b)は、
このときのターゲットアドレスとプリフェッチアドレス
1〜3のアドレス空間の関係を示した図である。プリフ
ェッチトランザクション生成部109の演算論理部11
1では、プロセッサ101から受け取るターゲット要求
のアドレスを基にオフセットアドレス301を算出し、
ブロックサイズレジスタ107の値mを基にプロセッサ
キャッシュラインサイズの(2n−1)倍のデータをプ
リフェッチするためのプリフェッチ要求数(本例では
3)を算出し、ストライドレジスタ108の値kを基に
オフセットアドレス301からのストライド幅を算出す
る。これらの算出結果から、プリフェッチトランザクシ
ョン生成部109の演算論理部111は複数のプリフェ
ッチ要求のアドレス(本例ではプリフェッチアドレス1
〜3)を生成し、ターゲットアドレスとともにアドレス
スタック112に格納する。なお、プリフェッチアドレ
スのスライド幅は、例えば、プログラムを走行させて、
そのヒット率を調べるなどして決めることが考えられ
る。以後、同様のプログラムについては、該決定された
スライド値を予めスライドレジスタ108に設定するこ
とで、ヒット率を高めることができる。
ュサイズが64Bの場合に、ブロックサイズレジスタ1
07にn=1を予め設定し、ストライドレジスタ108
にk=5を予め設定した時の、オフセットアドレス40
1、ターゲットアドレス1(0x0000000000)402、プ
リフェッチアドレス1(0x0000000040)403、ターゲ
ットアドレス2(0x0000000040)404、プリフェッチ
アドレス2(0x0000000000)405を示す。図3
(b),(d)はそれぞれターゲットアドレス1とプリ
フェッチアドレス1、ターゲットアドレス2とプリフェ
ッチアドレスのアドレス空間の関係を示した図である。
プリフェッチトランザクション生成部109の演算論理
部111では、図3(a)に示すターゲットアドレス1
を受け取った場合は、オフセットアドレス0x0000000000
を算出する。同時にブロックサイズレジスタ107の値
(n=1)からプリフェッチ要求数(2n−1)を算出
する。本例では、プロセッサキャッシュサイズ×21=
128Bであり、従ってターゲット要求データ64Bの
他に1個のプリフェッチ要求データ64Bのアドレスを
生成する。生成するプリフェッチ要求のアドレスは、図
3(b)に示すようにストライドレジスタ108の値
(k=5)から算出する。図3(c)に示すターゲット
アドレス2を受け取った場合は、図3(d)に示すよう
にターゲットアドレス1を受けた場合と同じく、ターゲ
ット要求のプリフェッチ要求で128Bのデータを主記
憶103から読み出すことになる。この図3に示すよう
に、本発明では、ターゲット要求の昇順あるいは降順の
いずれの方向でもデータをプリフェッチ可能である。
プロセッサがプリフェッチ要求を発行しない場合でも、
キャッシュコントローラが自からプリフェッチ要求を生
成・発行し、主記憶からデータを読み出しキャッシュメ
モリに格納するため、キャッシュメモリを有効に活用す
ることができる。
を適用したコンピュータシステムの一実施例を示すブロ
ック図である。
ある。
図である。
したコンピュータシステムの概略構成を示す図である。
Claims (3)
- 【請求項1】 プロセッサと主記憶の間にキャッシュメ
モリを有するコンピュータシステムにおけるキャッシュ
コントローラであって、プリフェッチのブロックサイズ
とストライド値からなる変数を格納する手段と、主記憶
に対するアクセス要求と前記変数をもとに一つあるいは
複数のプリフェッチ要求を生成する手段と、前記生成し
たプリフェッチ要求をもとに主記憶からデータを読み出
してキャッシュメモリに書き込む手段とを有することを
特徴とするキャッシュコントローラ。 - 【請求項2】 請求項1記載のキャッシュコントローラ
において、主記憶に対するアクセス要求のアドレスの昇
順あるいは降順の任意の方向のアドレスのプリフェッチ
要求を生成することを特徴とするキャッシコントロー
ラ。 - 【請求項3】 プロセッサと主記憶と、 前記主記憶に記憶されたデータの一部を格納するキャッ
シュメモリと、 前記主記憶及び前記キャッシュメモリに接続され、プリ
プェッチに関する変数を格納するレジスタと、前記主記
憶に対するアクセス要求と前記レジスタに格納された変
数をもとにプリフェッチ要求を生成するプリフェッチ生
成部と、該プリフェッチ生成部で生成された前記プリフ
ェッチ要求をもとに前記主記憶からデータを読み出して
前記キャッシュメモリに書き込むキャッシュ制御部とを
有するキャッシュコントローラと、 を備えることを特徴とするコンピュータシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11236443A JP2001060169A (ja) | 1999-08-24 | 1999-08-24 | キャッシュコントローラ及びコンピュータシステム |
US09/642,002 US6606688B1 (en) | 1999-08-24 | 2000-08-21 | Cache control method and cache controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11236443A JP2001060169A (ja) | 1999-08-24 | 1999-08-24 | キャッシュコントローラ及びコンピュータシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001060169A true JP2001060169A (ja) | 2001-03-06 |
Family
ID=17000838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11236443A Pending JP2001060169A (ja) | 1999-08-24 | 1999-08-24 | キャッシュコントローラ及びコンピュータシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US6606688B1 (ja) |
JP (1) | JP2001060169A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001175533A (ja) * | 1999-12-14 | 2001-06-29 | Japan Science & Technology Corp | プロセッサ |
US7238218B2 (en) | 2004-04-06 | 2007-07-03 | International Business Machines Corporation | Memory prefetch method and system |
JP2010509649A (ja) * | 2005-11-15 | 2010-03-25 | サンディスク アイエル リミテッド | フラッシュメモリ・デバイスおよび方法 |
JP2010198342A (ja) * | 2009-02-25 | 2010-09-09 | Fujitsu Semiconductor Ltd | メモリアクセス判定回路、メモリアクセス判定方法および電子機器 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6895474B2 (en) * | 2002-04-29 | 2005-05-17 | Micron Technology, Inc. | Synchronous DRAM with selectable internal prefetch size |
US20040015645A1 (en) * | 2002-07-19 | 2004-01-22 | Dodd James M. | System, apparatus, and method for a flexible DRAM architecture |
US7031450B2 (en) * | 2002-08-27 | 2006-04-18 | Itxl Ip Holdings, S.A.R.L. | Call routing system and method |
US7237068B2 (en) * | 2003-01-28 | 2007-06-26 | Sun Microsystems, Inc. | Computer system employing bundled prefetching and null-data packet transmission |
US7493450B2 (en) * | 2003-04-14 | 2009-02-17 | Hewlett-Packard Development Company, L.P. | Method of triggering read cache pre-fetch to increase host read throughput |
US7346741B1 (en) * | 2005-05-10 | 2008-03-18 | Sun Microsystems, Inc. | Memory latency of processors with configurable stride based pre-fetching technique |
US8332598B2 (en) * | 2005-06-23 | 2012-12-11 | Intel Corporation | Memory micro-tiling request reordering |
US7587521B2 (en) * | 2005-06-23 | 2009-09-08 | Intel Corporation | Mechanism for assembling memory access requests while speculatively returning data |
US7765366B2 (en) * | 2005-06-23 | 2010-07-27 | Intel Corporation | Memory micro-tiling |
US8253751B2 (en) | 2005-06-30 | 2012-08-28 | Intel Corporation | Memory controller interface for micro-tiled memory access |
US7558941B2 (en) * | 2005-06-30 | 2009-07-07 | Intel Corporation | Automatic detection of micro-tile enabled memory |
EP1990731B1 (en) * | 2006-02-28 | 2015-05-27 | Fujitsu Limited | Processor having prefetch function |
US9075764B2 (en) * | 2010-08-11 | 2015-07-07 | Apple Inc. | Multiprocessor system-on-a-chip for machine vision algorithms |
CN106776371B (zh) * | 2015-12-14 | 2019-11-26 | 上海兆芯集成电路有限公司 | 跨距参考预取器、处理器和将数据预取到处理器的方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0695317B2 (ja) | 1986-02-19 | 1994-11-24 | 日本電気株式会社 | キヤツシユメモリのプリフエツチ制御方式 |
US4980823A (en) * | 1987-06-22 | 1990-12-25 | International Business Machines Corporation | Sequential prefetching with deconfirmation |
JPH07506921A (ja) * | 1992-03-06 | 1995-07-27 | ランバス・インコーポレーテッド | コンピュータ・システムにおける主記憶装置のアクセス時間とキャッシュ・メモリのサイズを最小限にするためのキャッシュへの先取り |
US5537573A (en) * | 1993-05-28 | 1996-07-16 | Rambus, Inc. | Cache system and method for prefetching of data |
US5778436A (en) * | 1995-03-06 | 1998-07-07 | Duke University | Predictive caching system and method based on memory access which previously followed a cache miss |
US5778422A (en) * | 1996-04-04 | 1998-07-07 | International Business Machines Corporation | Data processing system memory controller that selectively caches data associated with write requests |
-
1999
- 1999-08-24 JP JP11236443A patent/JP2001060169A/ja active Pending
-
2000
- 2000-08-21 US US09/642,002 patent/US6606688B1/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001175533A (ja) * | 1999-12-14 | 2001-06-29 | Japan Science & Technology Corp | プロセッサ |
US7238218B2 (en) | 2004-04-06 | 2007-07-03 | International Business Machines Corporation | Memory prefetch method and system |
JP2010509649A (ja) * | 2005-11-15 | 2010-03-25 | サンディスク アイエル リミテッド | フラッシュメモリ・デバイスおよび方法 |
JP2010198342A (ja) * | 2009-02-25 | 2010-09-09 | Fujitsu Semiconductor Ltd | メモリアクセス判定回路、メモリアクセス判定方法および電子機器 |
Also Published As
Publication number | Publication date |
---|---|
US6606688B1 (en) | 2003-08-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5265236A (en) | Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode | |
JP2001060169A (ja) | キャッシュコントローラ及びコンピュータシステム | |
US6449703B2 (en) | Pipelined memory controller | |
US6578130B2 (en) | Programmable data prefetch pacing | |
US20050114559A1 (en) | Method for efficiently processing DMA transactions | |
JPH06222992A (ja) | キャッシュシステムおよびキャッシュコントローラを制御するための方法 | |
US6772321B2 (en) | Method and apparatus for using an assist processor and value speculation to facilitate prefetching for a primary processor | |
EP0488566A2 (en) | Method and apparatus for fast page mode selection | |
KR19990087830A (ko) | 컴퓨터 장치, 컴파일러 방법 및 다중 캐시 라인 사전적재방법 | |
JP2786886B2 (ja) | プリフェッチ制御方法およびプリフェッチ制御装置 | |
JP3190856B2 (ja) | メモリコマンド制御回路 | |
JP3169878B2 (ja) | メモリ制御回路 | |
JP2000227895A (ja) | 画像データ転送装置および画像データ転送方法 | |
JPH09319657A (ja) | 命令読み込み用バッファを備えたプロセッサ | |
JP2778623B2 (ja) | プリフェッチ制御装置 | |
JP2851777B2 (ja) | バス制御方法及び情報処理装置 | |
JP2856244B2 (ja) | データ転送方式 | |
JPH08314803A (ja) | ディスクキャッシュ制御装置 | |
JPH0520188A (ja) | キヤツシユ制御装置 | |
WO2002057909A2 (en) | Value speculation on an assist processor to facilitate prefetching for a primary processor | |
JPH07152650A (ja) | キャッシュ制御装置 | |
TW200415515A (en) | System for allowing only a partial value prediction field/cache size | |
JP3961473B2 (ja) | ベクトル型コンピュータおよびその構成要素であるメモリアクセスリクエスト生成回路 | |
JPH0588983A (ja) | チヤネル装置の動的アドレス変換方法 | |
JPH06161868A (ja) | メモリ制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040419 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040922 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |