JPH06161868A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH06161868A JPH06161868A JP31003592A JP31003592A JPH06161868A JP H06161868 A JPH06161868 A JP H06161868A JP 31003592 A JP31003592 A JP 31003592A JP 31003592 A JP31003592 A JP 31003592A JP H06161868 A JPH06161868 A JP H06161868A
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Abstract
(57)【要約】
【目的】 無駄なアドレス状態を削減して効率的なデー
タ転送を行うことのできるメモリ制御装置を得ること。 【構成】 先読みアドレスを作るためのアドレスカウン
タ５２と、このアドレスカウンタ５２によりカウントア
ップされたカウンタアドレスとリクエストアドレスとを
比較するアドレスコンパレータ５３と、アドレスカウン
タ５２と前記アドレスコンパレータを制御するカウンタ
コントローラ５４と、前記カウンタアドレスと前記リク
エストアドレスをセレクトして出力を行うアドレスセレ
クトドライバ５５とを備えている。そのため、プロセッ
サが次のリクエストを発生するまでの間に、連続した次
のメモリアドレスのデータを先読みして無駄なアイドル
状態を削減し、拡張メモリまたは共有メモリへのアクセ
ス性能が向上する。
タ転送を行うことのできるメモリ制御装置を得ること。 【構成】 先読みアドレスを作るためのアドレスカウン
タ５２と、このアドレスカウンタ５２によりカウントア
ップされたカウンタアドレスとリクエストアドレスとを
比較するアドレスコンパレータ５３と、アドレスカウン
タ５２と前記アドレスコンパレータを制御するカウンタ
コントローラ５４と、前記カウンタアドレスと前記リク
エストアドレスをセレクトして出力を行うアドレスセレ
クトドライバ５５とを備えている。そのため、プロセッ
サが次のリクエストを発生するまでの間に、連続した次
のメモリアドレスのデータを先読みして無駄なアイドル
状態を削減し、拡張メモリまたは共有メモリへのアクセ
ス性能が向上する。
Description
【０００１】
【産業上の利用分野】この発明は、拡張メモリまたは共
有メモリを使用する情報処理装置において、メモリリー
ドアクセス性能の向上を図るメモリ制御装置に関するも
のである。
有メモリを使用する情報処理装置において、メモリリー
ドアクセス性能の向上を図るメモリ制御装置に関するも
のである。
【０００２】
【従来の技術】図６は情報処理装置の構成図を示すもの
で、図６において、プロセッサ１とローカルメモリ２は
バス３を介してメモリ制御装置５に接続されている。こ
のメモリ制御装置５にはバス６を介して拡張メモリ４ま
たは複数のプロセッサからアクセス可能な共有メモリ
（図示せず）が接続されている。
で、図６において、プロセッサ１とローカルメモリ２は
バス３を介してメモリ制御装置５に接続されている。こ
のメモリ制御装置５にはバス６を介して拡張メモリ４ま
たは複数のプロセッサからアクセス可能な共有メモリ
（図示せず）が接続されている。
【０００３】図７は上記メモリ制御装置５の構成図を示
すもので、バス３からのリクエストをバッファリングす
るリクエストバッファ５１と、バス６へリクエストを出
力するリクエストドライバ５８と、バス６からのレスポ
ンスデータを受け取るレスポンスバッファ５６及びバス
３へレスポンス出力するレスポンスドライバ５７を備え
ている。
すもので、バス３からのリクエストをバッファリングす
るリクエストバッファ５１と、バス６へリクエストを出
力するリクエストドライバ５８と、バス６からのレスポ
ンスデータを受け取るレスポンスバッファ５６及びバス
３へレスポンス出力するレスポンスドライバ５７を備え
ている。
【０００４】次に図８に示すタイミングチャート図を参
照しながら上記情報処理装置の動作について説明する。
照しながら上記情報処理装置の動作について説明する。
【０００５】プロセッサ１が拡張メモリ４からデータを
読み出すために、バス３にリードアクセスを行うリクエ
ストアドレスＢ１ＡＤＲ“１００”を出力する。
読み出すために、バス３にリードアクセスを行うリクエ
ストアドレスＢ１ＡＤＲ“１００”を出力する。
【０００６】メモリ制御装置５はバス３に出力されてリ
クエストアドレスＢ１ＡＤＲ“１００”をリクエストバ
ッファ５１に取り込み、このリクエストバッファ５１か
らＲＱＡＤＲ“１００”の入力を受けたリクエストドラ
イバ５８は、Ｂ２ＡＤＲ“１００”をバス６を介して拡
張メモリ４に出力する。
クエストアドレスＢ１ＡＤＲ“１００”をリクエストバ
ッファ５１に取り込み、このリクエストバッファ５１か
らＲＱＡＤＲ“１００”の入力を受けたリクエストドラ
イバ５８は、Ｂ２ＡＤＲ“１００”をバス６を介して拡
張メモリ４に出力する。
【０００７】拡張メモリ４は入力されたリクエストアド
レスＢ２ＡＤＲ“１００”によるメモリアクセスを行
い、拡張メモリ４から読み出したデータ“ＡＡ”をバス
６にレスポンスデータＢ２ＤＡＴＡ“ＡＡ”として出力
する。メモリ制御装置５は、レスポンスデータＢ２ＤＡ
ＴＡ“ＡＡ”をレスポンスバッファ５６で受け取った
後、レスポンスドライバ５７からバス３にレスポンスデ
ータＢ１ＤＡＴＡ“ＡＡ”を出力し、それをプロセッサ
１が受け取る。以後リクエストアドレスの連続、不連続
に関わらず同一の動作シーケンスにより拡張メモリ４へ
のアクセスが行われる。
レスＢ２ＡＤＲ“１００”によるメモリアクセスを行
い、拡張メモリ４から読み出したデータ“ＡＡ”をバス
６にレスポンスデータＢ２ＤＡＴＡ“ＡＡ”として出力
する。メモリ制御装置５は、レスポンスデータＢ２ＤＡ
ＴＡ“ＡＡ”をレスポンスバッファ５６で受け取った
後、レスポンスドライバ５７からバス３にレスポンスデ
ータＢ１ＤＡＴＡ“ＡＡ”を出力し、それをプロセッサ
１が受け取る。以後リクエストアドレスの連続、不連続
に関わらず同一の動作シーケンスにより拡張メモリ４へ
のアクセスが行われる。
【０００８】
【発明が解決しようとする課題】従来のメモリ制御装置
は以上のように構成されているので、プロセッサ１から
のアクセスがかかった後で拡張メモリ４へのアクセスを
開始する。このために、メモリ制御装置５がレスポンス
出力をしてから、プロセッサ１が次のリクエスト出力を
するまでの間はアイドル状態となり、また、メモリ制御
装置５が拡張メモリ４との間でアクセスをしている期間
は、プロセッサ１が無駄なアイドル状態になっているな
どの問題点があった。
は以上のように構成されているので、プロセッサ１から
のアクセスがかかった後で拡張メモリ４へのアクセスを
開始する。このために、メモリ制御装置５がレスポンス
出力をしてから、プロセッサ１が次のリクエスト出力を
するまでの間はアイドル状態となり、また、メモリ制御
装置５が拡張メモリ４との間でアクセスをしている期間
は、プロセッサ１が無駄なアイドル状態になっているな
どの問題点があった。
【０００９】この発明は上記のような問題点を解消する
ことを課題になされたもので、メモリ制御装置、プロセ
ッサの無駄なアイドル状態を無くし、データアクセスを
効率的に行えるようにすることを目的とする。
ことを課題になされたもので、メモリ制御装置、プロセ
ッサの無駄なアイドル状態を無くし、データアクセスを
効率的に行えるようにすることを目的とする。
【００１０】
【課題を解決するための手段】請求項１の発明に係わる
メモリ制御装置は、プロセッサから拡張メモリへのリー
ドアクセスで、リードリクエストが連続したアドレスで
２回以上発生した場合に、リードアドレスを生成して拡
張メモリからのリードデータ先読みを行うにしたもので
ある。
メモリ制御装置は、プロセッサから拡張メモリへのリー
ドアクセスで、リードリクエストが連続したアドレスで
２回以上発生した場合に、リードアドレスを生成して拡
張メモリからのリードデータ先読みを行うにしたもので
ある。
【００１１】請求項２の発明に係わるメモリ制御装置
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、連続アドレスリードモード信号により拡張メ
モリからのリードデータ先読みを行うにしたものであ
る。
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、連続アドレスリードモード信号により拡張メ
モリからのリードデータ先読みを行うにしたものであ
る。
【００１２】請求項３の発明に係わるメモリ制御装置
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アドレスが連続
していないリードリクエストが発生した場合、先読みし
た前記リードデータを無効化するようにしたものであ
る。
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アドレスが連続
していないリードリクエストが発生した場合、先読みし
た前記リードデータを無効化するようにしたものであ
る。
【００１３】請求項４の発明に係わるメモリ制御装置
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、あらかじめ予測した連続したアドレスにより
リードアドレスを生成して拡張メモリからのリードデー
タ先読みを行っている時に、アクセスモード、すなわち
データの読み出しモードか、データの書き込みモードか
が一致していないリクエストが発生した場合に、その先
読みしたリードデータを無効化するようにしたものであ
る。
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、あらかじめ予測した連続したアドレスにより
リードアドレスを生成して拡張メモリからのリードデー
タ先読みを行っている時に、アクセスモード、すなわち
データの読み出しモードか、データの書き込みモードか
が一致していないリクエストが発生した場合に、その先
読みしたリードデータを無効化するようにしたものであ
る。
【００１４】請求項５の発明に係わるメモリ制御装置
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、連続したリードアドレスを生成して拡張メモ
リからのリードデータ先読みを行っている時に、アクセ
スがある一定時間発生しなかった場合に、先読みしたリ
ードデータを無効化するようにしたものである。
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、連続したリードアドレスを生成して拡張メモ
リからのリードデータ先読みを行っている時に、アクセ
スがある一定時間発生しなかった場合に、先読みしたリ
ードデータを無効化するようにしたものである。
【００１５】
【作用】請求項１の発明におけるメモリ制御装置は、プ
ロセッサからのリードリクエストが２回以上連続したリ
ードアドレスで発生した場合に、さらに連続したリード
アドレスへのアクセスをプロセッサからのリードリクエ
ストに先行してリードアドレスを生成して、拡張メモリ
からのリードデータ先読みを行うことにより、データリ
ード性能を向上する。
ロセッサからのリードリクエストが２回以上連続したリ
ードアドレスで発生した場合に、さらに連続したリード
アドレスへのアクセスをプロセッサからのリードリクエ
ストに先行してリードアドレスを生成して、拡張メモリ
からのリードデータ先読みを行うことにより、データリ
ード性能を向上する。
【００１６】請求項２の発明におけるメモリ制御装置
は、上記のリードアドレスを生成する代わりに連続アド
レスリードを示すモード信号を生成して、拡張メモリか
らのリードデータ先読みを行うことにより、データリー
ド性能の向上を図ることができる。
は、上記のリードアドレスを生成する代わりに連続アド
レスリードを示すモード信号を生成して、拡張メモリか
らのリードデータ先読みを行うことにより、データリー
ド性能の向上を図ることができる。
【００１７】請求項３の発明におけるメモリ制御装置
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アドレスが連続
していないリードリクエストが発生した場合、先読みし
た前記リードデータを無効化することにより、データリ
ードの精度の向上を図ることができる。
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アドレスが連続
していないリードリクエストが発生した場合、先読みし
た前記リードデータを無効化することにより、データリ
ードの精度の向上を図ることができる。
【００１８】請求項４の発明におけるメモリ制御装置
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アクセスモード
が一致していないリクエストが発生した場合に、先読み
した前記リードデータを無効化することにより、データ
リードの精度の向上を図ることができる。
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アクセスモード
が一致していないリクエストが発生した場合に、先読み
した前記リードデータを無効化することにより、データ
リードの精度の向上を図ることができる。
【００１９】請求項５の発明におけるメモリ制御装置
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アクセスがある
一定時間発生しなかった場合に、先読みしたリードデー
タを無効化することにより、上記の場合と同様にデータ
リードの精度を向上することができる。
は、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行っている時に、アクセスがある
一定時間発生しなかった場合に、先読みしたリードデー
タを無効化することにより、上記の場合と同様にデータ
リードの精度を向上することができる。
【００２０】
【実施例】以下、この発明の一実施例について説明す
る。図１は前記図６の情報処理装置に適用するこの発明
のメモリ制御装置５の構成図を示すブロック図である。
る。図１は前記図６の情報処理装置に適用するこの発明
のメモリ制御装置５の構成図を示すブロック図である。
【００２１】図１において、メモリ制御装置５は、バス
３からのリクエストＢ１ＡＤＲをバッファリングするリ
クエストバッファ５１と、リクエストアドレスをカウン
トアップし先読みアドレスを作るためのアドレスカウン
タ５２と、リクエストバッファ５１から出力しているリ
クエストアドレスＲＱＡＤＲとアドレスカウンタ５２に
よりカウントアップしたカウンタアドレスＣＴＡＤＲを
比較するアドレスコンパレータ５３と、アドレスカウン
タ５２とアドレスコンパレータ５３を制御するカウンタ
コントローラ５４と、を備えている。
３からのリクエストＢ１ＡＤＲをバッファリングするリ
クエストバッファ５１と、リクエストアドレスをカウン
トアップし先読みアドレスを作るためのアドレスカウン
タ５２と、リクエストバッファ５１から出力しているリ
クエストアドレスＲＱＡＤＲとアドレスカウンタ５２に
よりカウントアップしたカウンタアドレスＣＴＡＤＲを
比較するアドレスコンパレータ５３と、アドレスカウン
タ５２とアドレスコンパレータ５３を制御するカウンタ
コントローラ５４と、を備えている。
【００２２】このアドレスコンパレータ５３によって、
リクエストアドレスが、カウンタアドレスと同一か否か
を判定することにより、連続したアドレスにアクセスが
行われたか否かを判定している。
リクエストアドレスが、カウンタアドレスと同一か否か
を判定することにより、連続したアドレスにアクセスが
行われたか否かを判定している。
【００２３】さらに、本実施例のメモリ制御装置５は、
リクエストバッファ５１から出力されたリクエストアド
レスＲＱＡＤＲとアドレスカウンタ５２によりカウント
アップされたカウンタアドレスＣＴＡＤＲを選択してバ
ス６へリクエストを出力するアドレスセレクトドライバ
５５と、バス６からレスポンスデータＢ２ＤＡＴＡを受
け取るレスポンスバッファ５６及び該レスポンスバッフ
ァからレスポンスデータＲＳＤＡＴＡを入力してバス２
へレスポンスデータＢ１ＤＡＴＡを出力するレスポンス
ドライバ５７とを備えた構成である。
リクエストバッファ５１から出力されたリクエストアド
レスＲＱＡＤＲとアドレスカウンタ５２によりカウント
アップされたカウンタアドレスＣＴＡＤＲを選択してバ
ス６へリクエストを出力するアドレスセレクトドライバ
５５と、バス６からレスポンスデータＢ２ＤＡＴＡを受
け取るレスポンスバッファ５６及び該レスポンスバッフ
ァからレスポンスデータＲＳＤＡＴＡを入力してバス２
へレスポンスデータＢ１ＤＡＴＡを出力するレスポンス
ドライバ５７とを備えた構成である。
【００２４】図２、図３は本実施例における連続アドレ
スリードのタイミングチャート図であり、図２、図３の
後半では連続アドレスリード動作中に、不連続なリード
アドレスによるアクセスが発生した場合が示されてい
る。図４は連続アドレスリード動作中に異なったアクセ
スモード、すなわち、読み出し（リード）もしくは書き
込み（ライト）のモードが異なった場合、拡張メモリア
クセスが発生した場合である。図５は連続アドレスリー
ド動作を行った後、ある一定時間拡張メモリへのアクセ
スが発生しなかった場合のタイミングチャートである。
スリードのタイミングチャート図であり、図２、図３の
後半では連続アドレスリード動作中に、不連続なリード
アドレスによるアクセスが発生した場合が示されてい
る。図４は連続アドレスリード動作中に異なったアクセ
スモード、すなわち、読み出し（リード）もしくは書き
込み（ライト）のモードが異なった場合、拡張メモリア
クセスが発生した場合である。図５は連続アドレスリー
ド動作を行った後、ある一定時間拡張メモリへのアクセ
スが発生しなかった場合のタイミングチャートである。
【００２５】次に図２乃至図５に示すタイミングチャー
ト図を参照しながら、上記実施例の動作について説明す
る。
ト図を参照しながら、上記実施例の動作について説明す
る。
【００２６】図２において、プロセッサ１がバス３にリ
ードアクセスを行うリクエストアドレスＢ１ＡＤＲ“１
００”を出力する。メモリ制御装置５はバス３に出力さ
れたリクエストアドレスＢ１ＡＤＲ“１００”をリクエ
ストバッファ５１に取り込む。リクエストバッファ５１
に取り込んだ後、カウンタコントローラ５２にリクエス
トアドレスＲＱＡＤＲ“１００”をロードし、リクエス
トセレクトドライバ５５を介してバス６にリクエストア
ドレスＢ２ＡＤＲ“１００”を出力して拡張メモリ４に
介してリードアクセスを行う。バス６にリクエストアド
レスＢ２ＡＤＲ“１００”を出力した後、カウンタコン
トローラ５４がアドレスカウンタ５２にカウントアップ
を行い、カウンタアドレスＣＴＡＤＲ“１０４”とす
る。
ードアクセスを行うリクエストアドレスＢ１ＡＤＲ“１
００”を出力する。メモリ制御装置５はバス３に出力さ
れたリクエストアドレスＢ１ＡＤＲ“１００”をリクエ
ストバッファ５１に取り込む。リクエストバッファ５１
に取り込んだ後、カウンタコントローラ５２にリクエス
トアドレスＲＱＡＤＲ“１００”をロードし、リクエス
トセレクトドライバ５５を介してバス６にリクエストア
ドレスＢ２ＡＤＲ“１００”を出力して拡張メモリ４に
介してリードアクセスを行う。バス６にリクエストアド
レスＢ２ＡＤＲ“１００”を出力した後、カウンタコン
トローラ５４がアドレスカウンタ５２にカウントアップ
を行い、カウンタアドレスＣＴＡＤＲ“１０４”とす
る。
【００２７】拡張メモリ４はリクエストアドレスＢ２Ａ
ＤＲ“１００”によるメモリアクセスを行い、読みだし
たデータ“ＡＡ”をレスポンスデータＢ２ＤＡＴＡ“Ａ
Ａ”としてバス６に出力する。メモリ制御装置５は、レ
スポンスデータＢ２ＤＡＴＡ“ＡＡ”をレスポンスバッ
ファ５６で受け取り、その後バス３にレスポンスデータ
Ｂ１ＤＡＴＡ“ＡＡ”をレスポンスドライバ５７が出力
し、それをプロセッサ１が受け取る。
ＤＲ“１００”によるメモリアクセスを行い、読みだし
たデータ“ＡＡ”をレスポンスデータＢ２ＤＡＴＡ“Ａ
Ａ”としてバス６に出力する。メモリ制御装置５は、レ
スポンスデータＢ２ＤＡＴＡ“ＡＡ”をレスポンスバッ
ファ５６で受け取り、その後バス３にレスポンスデータ
Ｂ１ＤＡＴＡ“ＡＡ”をレスポンスドライバ５７が出力
し、それをプロセッサ１が受け取る。
【００２８】次にプロセッサ１がバス３にリクエストア
ドレスＢ１ＡＤＲ“１０４”によるリードアクセスを行
う。すると、メモリ制御装置５はリクエストアドレスＢ
１ＡＤＲ“１０４”をリクエストバッファ５１に取り込
み、リクエストセレクトドライバ５５を介して拡張メモ
リ４に対してリードアクセスを行う。この時アドレスコ
ンパレータ５３はリクエストアドレスＲＱＡＤＲとカウ
ンタアドレスＣＴＡＤＲの一致からリードデータ先読み
のモードであることを判定する。
ドレスＢ１ＡＤＲ“１０４”によるリードアクセスを行
う。すると、メモリ制御装置５はリクエストアドレスＢ
１ＡＤＲ“１０４”をリクエストバッファ５１に取り込
み、リクエストセレクトドライバ５５を介して拡張メモ
リ４に対してリードアクセスを行う。この時アドレスコ
ンパレータ５３はリクエストアドレスＲＱＡＤＲとカウ
ンタアドレスＣＴＡＤＲの一致からリードデータ先読み
のモードであることを判定する。
【００２９】拡張メモリ４からレスポンスデータＢ２Ｄ
ＡＴＡ“ＢＢ”が出力されてレスポンスバッファ５６に
取り込んだ後、またはバス３にレスポンスデータＢ１Ｄ
ＡＴＡ“ＢＢ”を出力したならば、アドレスカウンタ５
２によりカウントアップされたカウンタアドレスＣＴＡ
ＤＲ“１０８”でリクエストセレクトドライバ５５を介
して拡張メモリ４に対してリードアクセスが自動的に行
われる。
ＡＴＡ“ＢＢ”が出力されてレスポンスバッファ５６に
取り込んだ後、またはバス３にレスポンスデータＢ１Ｄ
ＡＴＡ“ＢＢ”を出力したならば、アドレスカウンタ５
２によりカウントアップされたカウンタアドレスＣＴＡ
ＤＲ“１０８”でリクエストセレクトドライバ５５を介
して拡張メモリ４に対してリードアクセスが自動的に行
われる。
【００３０】本実施例において特徴的なことは、連続的
なアドレスのアクセスが行われたならば、カウントアッ
プされたカウンタアドレスによるリードアクセスによっ
て読み出されたリードデータが利用されることである。
なアドレスのアクセスが行われたならば、カウントアッ
プされたカウンタアドレスによるリードアクセスによっ
て読み出されたリードデータが利用されることである。
【００３１】以後リクエストアドレスＲＱＡＤＲとカウ
ンタアドレスＣＴＡＤＲが一致していた場合には、カウ
ンタアドレスＣＴＡＤＲによりリードデータ先読みを行
う。また、図３に示すようにカウンタアドレスＣＴＡＤ
Ｒを出力する代わりに、連続アドレスによるリードアク
セスであることを示すコマンドを出力をすることによ
り、拡張メモリ４にアクセスしても同様の効果が得られ
る。このコマンドは、通常のリードや、ライトを指定す
るコマンドと同様に拡張メモリ４に与えられる。
ンタアドレスＣＴＡＤＲが一致していた場合には、カウ
ンタアドレスＣＴＡＤＲによりリードデータ先読みを行
う。また、図３に示すようにカウンタアドレスＣＴＡＤ
Ｒを出力する代わりに、連続アドレスによるリードアク
セスであることを示すコマンドを出力をすることによ
り、拡張メモリ４にアクセスしても同様の効果が得られ
る。このコマンドは、通常のリードや、ライトを指定す
るコマンドと同様に拡張メモリ４に与えられる。
【００３２】この場合にはリクエストアドレスＲＱＡＤ
Ｒ“１０４”の時に連続アドレスリードモード信号を出
力しているが、これはデータ先読みではなく、拡張メモ
リ４に対して連続したアドレスによるリードアクセスで
あることを示した通常のリードアクセスと同等のアクセ
ススピードのリードアクセスである。図中、この連続ア
ドレスによるリードモード信号は、ＣＲＤで示されてい
る。
Ｒ“１０４”の時に連続アドレスリードモード信号を出
力しているが、これはデータ先読みではなく、拡張メモ
リ４に対して連続したアドレスによるリードアクセスで
あることを示した通常のリードアクセスと同等のアクセ
ススピードのリードアクセスである。図中、この連続ア
ドレスによるリードモード信号は、ＣＲＤで示されてい
る。
【００３３】図２、図３の後半部に示すように、連続し
たアドレスによるリードアクセス後に、連続していない
アドレスによるリードアクセスがあった場合、図４に示
すように（リードアクセスの後の）ライトアクセスなど
のアクセスモードの異なるアクセスが発生した場合や、
図５に示すように任意の時間が経過した後にアクセスが
発生しなかった場合には、先読みによるレスポンスバッ
ファ５６へのレスポンスデータＢ２ＤＡＴＡ“ＤＤ”の
セットが行われない。
たアドレスによるリードアクセス後に、連続していない
アドレスによるリードアクセスがあった場合、図４に示
すように（リードアクセスの後の）ライトアクセスなど
のアクセスモードの異なるアクセスが発生した場合や、
図５に示すように任意の時間が経過した後にアクセスが
発生しなかった場合には、先読みによるレスポンスバッ
ファ５６へのレスポンスデータＢ２ＤＡＴＡ“ＤＤ”の
セットが行われない。
【００３４】もし、既にレスポンスバッファ５６へのレ
スポンスデータＢ２ＤＡＴＡ“ＤＤ”のセットがされて
いた場合にはこのデータの無効化が行われ、新たなアク
セスとして動作が行われるか、または、次のアクセスの
リクエストを待つ状態となる。
スポンスデータＢ２ＤＡＴＡ“ＤＤ”のセットがされて
いた場合にはこのデータの無効化が行われ、新たなアク
セスとして動作が行われるか、または、次のアクセスの
リクエストを待つ状態となる。
【００３５】
【発明の効果】以上のように、請求項１の発明によれ
ば、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行う、また、請求項２の発明によ
れば、上記リードアドレスを生成する代りに連続アドレ
スリードを示すモード信号を生成して拡張メモリからの
リードデータ先読みを行うように構成したので、無駄な
アイドル状態を削減して効率的なデータ転送を行うこと
ができ、拡張メモリまたは共有メモリへのアクセス性能
を向上することが可能となる。
ば、プロセッサから拡張メモリへのリードアクセスで、
リードリクエストが連続したアドレスで２回以上発生し
た場合に、リードアドレスを生成して拡張メモリからの
リードデータ先読みを行う、また、請求項２の発明によ
れば、上記リードアドレスを生成する代りに連続アドレ
スリードを示すモード信号を生成して拡張メモリからの
リードデータ先読みを行うように構成したので、無駄な
アイドル状態を削減して効率的なデータ転送を行うこと
ができ、拡張メモリまたは共有メモリへのアクセス性能
を向上することが可能となる。
【００３６】請求項３の発明によれば、リードデータ先
読みを行っている時にアドレスが連続していないリード
リクエストを発生した場合、請求項４の発明によれば、
リードデータ先読みを行っている時にアクセスモードが
一致していないリクエストを発生した場合、請求項５の
発明によれば、リードデータ先読みを行っている時に、
アクセスがある一定時間発生しなかった場合、以上のそ
れぞれの場合において先読みしたリードデータを無効化
することにより、アドレスの連続性検知の確度が向上し
無駄なデータ先読みが防止できる。
読みを行っている時にアドレスが連続していないリード
リクエストを発生した場合、請求項４の発明によれば、
リードデータ先読みを行っている時にアクセスモードが
一致していないリクエストを発生した場合、請求項５の
発明によれば、リードデータ先読みを行っている時に、
アクセスがある一定時間発生しなかった場合、以上のそ
れぞれの場合において先読みしたリードデータを無効化
することにより、アドレスの連続性検知の確度が向上し
無駄なデータ先読みが防止できる。
【００３７】この結果、プロセッサのリクエスト発生周
期に比較して、メモリ制御装置から拡張メモリへのアク
セスに時間がかかる場合には、本装置は特に有効とな
る。
期に比較して、メモリ制御装置から拡張メモリへのアク
セスに時間がかかる場合には、本装置は特に有効とな
る。
【図１】この発明の一実施例によるメモリ制御装置の構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
【図２】この発明の一実施例によるメモリ制御装置の動
作タイミングチャート図である。
作タイミングチャート図である。
【図３】この発明の一実施例によるメモリ制御装置の動
作タイミングチャート図である。
作タイミングチャート図である。
【図４】この発明の一実施例によるメモリ制御装置の動
作タイミングチャート図である。
作タイミングチャート図である。
【図５】この発明の一実施例によるメモリ制御装置の動
作タイミングチャート図である。
作タイミングチャート図である。
【図６】情報処理装置の構成を示す概略ブロック図であ
る。
る。
【図７】情報処理装置に適用されている従来のメモリ制
御装置の構成を示す概略ブロック図である。
御装置の構成を示す概略ブロック図である。
【図８】上記従来のメモリ制御装置の動作タイミングチ
ャート図である。
ャート図である。
１ プロセッサ ２ ローカルメモリ ３ バス（第１のバス） ４ 拡張メモリ ５ メモリ制御装置 ６ バス（第２のバス） ５２ アドレスカウンタ ５３ アドレスコンパレータ ５４ カウンタコントローラ ５５ アドレスセレクトドライバ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】メモリ制御装置５はバス３に出力されたリ
クエストアドレスＢ１ＡＤＲ“１００”をリクエストバ
ッファ５１に取り込み、このリクエストバッファ５１か
らＲＱＡＤＲ“１００”の入力を受けたリクエストドラ
イバ５８は、Ｂ２ＡＤＲ“１００”をバス６を介して拡
張メモリ４に出力する。
クエストアドレスＢ１ＡＤＲ“１００”をリクエストバ
ッファ５１に取り込み、このリクエストバッファ５１か
らＲＱＡＤＲ“１００”の入力を受けたリクエストドラ
イバ５８は、Ｂ２ＡＤＲ“１００”をバス６を介して拡
張メモリ４に出力する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】図２、図３の後半部に示すように、連続し
たアドレスによるリードアクセス後に、連続していない
アドレスによるリードアクセスがあった場合、図４に示
すように（リードアクセスの後の）ライトアクセスなど
のアクセスモードの異なるアクセスが発生した場合に
は、先読みによるレスポンスバッファ５６へのレスポン
スデータＢ２ＤＡＴＡ“ＥＥ”のセットが行われない。
たアドレスによるリードアクセス後に、連続していない
アドレスによるリードアクセスがあった場合、図４に示
すように（リードアクセスの後の）ライトアクセスなど
のアクセスモードの異なるアクセスが発生した場合に
は、先読みによるレスポンスバッファ５６へのレスポン
スデータＢ２ＤＡＴＡ“ＥＥ”のセットが行われない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】もし、図５に示すように任意の時間が経過
した後にアクセスが発生しなかった場合のように、既に
レスポンスバッファ５６へのレスポンスデータＢ２ＤＡ
ＴＡ“ＥＥ”のセットがされていた場合にはこのデータ
の無効化が行われ、新たなアクセスとして動作が行われ
るか、または、次のアクセスのリクエストを待つ状態と
なる。
した後にアクセスが発生しなかった場合のように、既に
レスポンスバッファ５６へのレスポンスデータＢ２ＤＡ
ＴＡ“ＥＥ”のセットがされていた場合にはこのデータ
の無効化が行われ、新たなアクセスとして動作が行われ
るか、または、次のアクセスのリクエストを待つ状態と
なる。
Claims (5)
- 【請求項１】 第１のバスを介してプロセッサとローカ
ルメモリに接続され、前記プロセッサから前記第１のバ
スを介して供給されるリクエストアドレスを、第２のバ
スを介して拡張メモリに供給するメモリ制御装置におい
て、 前記リクエストアドレスをカウントアップし、先読みア
ドレスを作るアドレスカウンタと、 前記アドレスカウンタによりカウンタアップされたカウ
ンタアドレスと、前記リクエストアドレスと、を比較す
るアドレスコンパレータと、 前記カウンタアドレスと、前記リクエストアドレスと
の、いずれか一方を選択して前記第２のバスを介して前
記拡張メモリに供給するアドレスセレクトドライバと、 前記アドレスカウンタと、前記アドレスコンパレータ
と、前記アドレスセレクトドライバとを制御するカウン
タコントローラと、 を備え、前記カウンタコントローラは、 拡張メモリに対する一回のリクエストが終了した後は、
前記アドレスセレクトドライバに、前記カウンタアドレ
スを選択させ、 前記アドレスコンパレータにおける比較の結果、前記プ
ロセッサから供給された前記リクエストアドレスと、前
記カウンタアドレスとが異なった場合には、前記アドレ
スセレクトドライバに、前記リクエストアドレスを選択
させ、 前記リクエストアドレスと、前記カウンタアドレスとが
同一であった場合には、前記アドレスセレクトドライバ
に、前記カウンタアドレスを選択させ続けることを特徴
とするメモリ制御装置。 - 【請求項２】 第１のバスを介してプロセッサとローカ
ルメモリに接続され、前記プロセッサから前記第１のバ
スを介して供給されるリクエストアドレスを、第２のバ
スを介して拡張メモリに供給するメモリ制御装置におい
て、 前記リクエストアドレスをカウントアップし、先読みア
ドレスを作るアドレスカウンタと、 前記アドレスカウンタによりカウンタアップされたカウ
ンタアドレスと、前記リクエストアドレスと、を比較す
るアドレスコンパレータと、 前記リクエストアドレスを前記第２のバスを介して前記
拡張メモリに供給するアドレスセレクトドライバと、 アクセスモードを前記第２のバスを介して前記拡張メモ
リに供給するアクセスモードドライバと、 前記アドレスカウンタと、前記アドレスコンパレータ
と、前記アクセスモードドライバと、を制御するカウン
タコントローラと、 を備え、前記カウンタコントローラは、 拡張メモリに対する一回のリクエストが終了した後は、
前記アドレスセレクトドライバに、前記カウンタアドレ
スを選択させ、 前記アドレスコンパレータにおける比較の結果、前記プ
ロセッサから供給された前記リクエストアドレスと、前
記カウンタアドレスとが異なった場合には、前記アクセ
スモードドライバに、読み出しを指定するリードモード
信号もしくは書き込みを指定するライトモード信号のい
ずれかを出力させ、 前記リクエストアドレスと、前記カウンタアドレスとが
同一であった場合には、前記アクセスモードドライバ
に、前記連続読み出しもしくは連続書き込みを指定する
連続モード信号を出力させることを特徴とするメモリ制
御装置。 - 【請求項３】 請求項１または請求項２記載のメモリ制
御装置において、さらに、前記拡張メモリから出力され
るデータをリードデータとして保持するレスポンスバッ
フを備え、 前記カウンタコントローラは、 拡張メモリに対する一回のリクエストが終了した後は、
前記アドレスセレクトドライバに、前記カウンタアドレ
スを選択させ、前記選択されたカウンタアドレスに応じ
て前記拡張メモリから出力されたデータを、前記レスポ
ンスバッファにリードデータとして保持させ、 前記アドレスコンパレータにおける比較の結果、前記リ
クエストアドレスと、前記カウンタアドレスとが同一で
あった場合には、前記レスポンスバッファに保持された
リードデータを前記プロセッサに送出し、 前記プロセッサから供給された前記リクエストアドレス
と、前記カウンタアドレスとが異なった場合には、前記
レスポンスバッファに保持されたリードデータを無効化
することを特徴とするメモリ制御装置。 - 【請求項４】 請求項１または請求項２記載のメモリ制
御装置において、さらに、 前記拡張メモリから出力されるデータをリードデータと
して保持するレスポンスバッファと、 前回のアクセスモードと今回のアクセスモードとを比較
するアクセスモード比較手段と、を備え、 前記カウンタコントローラは、 拡張メモリに対する一回のリクエストが終了した後は、
前記アドレスセレクトドライバに、前記カウンタアドレ
スを選択させ、前記選択されたカウンタアドレスに応じ
て前記拡張メモリから出力されたデータを、前記レスポ
ンスバッファに保持させ、 前記アクセスモード比較手段によって、今回のアクセス
モードと前回のアクセスモードとが異なると判断された
場合には、前記レスポンスバッファに保持されているリ
ードデータの内容を無効化することを特徴とするメモリ
制御装置。 - 【請求項５】 請求項１または請求項２記載のメモリ制
御装置において、さらに、前記拡張メモリから出力され
るデータをリードデータとして保持するレスポンスバッ
ファを備え、 前記カウンタコントローラは、 拡張メモリに対する一回のリクエストが終了した後は、
前記アドレスセレクトドライバに、前記カウンタアドレ
スを選択させ、前記選択されたカウンタアドレスに応じ
て前記拡張メモリから出力されたデータを、前記レスポ
ンスバッファにリードデータとして保持させ、 所定の時間内に、前記プロセッサから前記拡張メモリに
アクセスがなかった場合には、前記レスポンスバッファ
に保持されたリードデータを無効化することを特徴とす
るメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31003592A JPH06161868A (ja) | 1992-11-19 | 1992-11-19 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31003592A JPH06161868A (ja) | 1992-11-19 | 1992-11-19 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161868A true JPH06161868A (ja) | 1994-06-10 |
Family
ID=18000377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31003592A Pending JPH06161868A (ja) | 1992-11-19 | 1992-11-19 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7516290B2 (en) | 2005-09-29 | 2009-04-07 | Nec Electronics Corporation | Memory controller |
| JP2015215833A (ja) * | 2014-05-13 | 2015-12-03 | 三菱電機株式会社 | データ読み出し装置 |
-
1992
- 1992-11-19 JP JP31003592A patent/JPH06161868A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7516290B2 (en) | 2005-09-29 | 2009-04-07 | Nec Electronics Corporation | Memory controller |
| JP2015215833A (ja) * | 2014-05-13 | 2015-12-03 | 三菱電機株式会社 | データ読み出し装置 |
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