JPH0296851A - アクセス回路 - Google Patents
アクセス回路Info
- Publication number
- JPH0296851A JPH0296851A JP24935288A JP24935288A JPH0296851A JP H0296851 A JPH0296851 A JP H0296851A JP 24935288 A JP24935288 A JP 24935288A JP 24935288 A JP24935288 A JP 24935288A JP H0296851 A JPH0296851 A JP H0296851A
- Authority
- JP
- Japan
- Prior art keywords
- external memory
- access time
- circuit
- access
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサにより論理回路例えば
外部メモリをアクセスするときのアクセス回路に関する
ものである。
外部メモリをアクセスするときのアクセス回路に関する
ものである。
第５図は、従来のマイクロプロセッサにより外部メモリ
をアクセスするときのアクセス回路構成を示すものであ
り、図において、ｆｌ、ｌはマイクロプロセッサ、（２
）はそのアドレスバス、（３）はデータバス、（４）は
これらアドレスバスとデータバスによってマイクロプロ
セッサ（１）に接続された外部メモリである。
をアクセスするときのアクセス回路構成を示すものであ
り、図において、ｆｌ、ｌはマイクロプロセッサ、（２
）はそのアドレスバス、（３）はデータバス、（４）は
これらアドレスバスとデータバスによってマイクロプロ
セッサ（１）に接続された外部メモリである。
第５図に示す従来アクセス回路においては、マイクロプ
ロセッサ（１）から外部メモリ（４）に対しては所定の
アクセス時間でアドレス信号が入力されるので、外部メ
モリ（４）がマイクロプロセッサ（１１よりアクセス時
間が遅い場合には、マイクロプロセッサｆ１．ｌから外
部メモリ（４）に与えるアドレス信号にウェイトをかけ
てアクセス時間を延ばすことにより、外部メモリ（４）
のアクセス時間に合わせて、データの入出力を行ってい
る。
ロセッサ（１）から外部メモリ（４）に対しては所定の
アクセス時間でアドレス信号が入力されるので、外部メ
モリ（４）がマイクロプロセッサ（１１よりアクセス時
間が遅い場合には、マイクロプロセッサｆ１．ｌから外
部メモリ（４）に与えるアドレス信号にウェイトをかけ
てアクセス時間を延ばすことにより、外部メモリ（４）
のアクセス時間に合わせて、データの入出力を行ってい
る。
このため、マイクロプロセッサは、アクセス時間の遅い
外部メモリを使用する時には、処理速度がそれだけ低下
するものであった。
外部メモリを使用する時には、処理速度がそれだけ低下
するものであった。
この発明は、上記のような問題を解決するためになされ
たもので、アクセス時間の遅い論理回路例えば外部メモ
リを使用した場合にも、マイクロプロセッサの処理速度
をそれ程落すことのないアクセス回路の構成を提供する
ことにある。
たもので、アクセス時間の遅い論理回路例えば外部メモ
リを使用した場合にも、マイクロプロセッサの処理速度
をそれ程落すことのないアクセス回路の構成を提供する
ことにある。
〔問題点を解決するための手段）
この発明に係るアクセス回路は、論理回路（外部メモリ
）における上位アドレスによってアクセスされる内部線
路が、下位アドレスによってアクセスされる内部線路よ
りアクセス時間が遅い場合に、この上位アドレスが変化
するのを検出して、上位アドレスが変化したときのみ、
論理回路（外部メモリ）に入力されるアドレス信号にウ
ェイトをかけるように構成したものである。
）における上位アドレスによってアクセスされる内部線
路が、下位アドレスによってアクセスされる内部線路よ
りアクセス時間が遅い場合に、この上位アドレスが変化
するのを検出して、上位アドレスが変化したときのみ、
論理回路（外部メモリ）に入力されるアドレス信号にウ
ェイトをかけるように構成したものである。
この発明におけるアクセス回路は、上位アドレスが変化
したときのみ、論理回路（外部メモリ）に入力されるア
ドレス信号にウェイトをかけて延すものであるから、マ
イクロプロセッサの処理速度をそれ程落すことがないよ
うにされる。
したときのみ、論理回路（外部メモリ）に入力されるア
ドレス信号にウェイトをかけて延すものであるから、マ
イクロプロセッサの処理速度をそれ程落すことがないよ
うにされる。
以下、この発明の一実施例を第１図にしたがって説明す
る０図において、（１＋はマイクロプロセッサ、（４）
は外部メモリ、（３）はデータバス、（５）と（６）は
上位アドレスバスと下位アドレスバス、（７）はマイク
ロプロセッサ内のＣＰＵ （中央制御回路） 、ｆ８＋
はアドレス比較回路である。
る０図において、（１＋はマイクロプロセッサ、（４）
は外部メモリ、（３）はデータバス、（５）と（６）は
上位アドレスバスと下位アドレスバス、（７）はマイク
ロプロセッサ内のＣＰＵ （中央制御回路） 、ｆ８＋
はアドレス比較回路である。
上記外部メモリ（４）は、第２図に示すように例えばＲ
ＯＭ（リードオンリーメモリ）の場合に複数の上位線路
Ｏ１と複数の下位Ｍ Ｂ ＱｌｌがマＩ・リックス状に
配置されそれらの交差点に適宜トランジスタが設けられ
ているｌデコード回路（２）と、このデコード回路によ
ってデコードされた信号が入力されるメモリ回路０濁と
から構成されている。そして、上記の上位線路（ＩＩは
ポリシリコン材で、また下位線路ＯＤはそれより抵抗の
小さいＡ１材で作られている。
ＯＭ（リードオンリーメモリ）の場合に複数の上位線路
Ｏ１と複数の下位Ｍ Ｂ ＱｌｌがマＩ・リックス状に
配置されそれらの交差点に適宜トランジスタが設けられ
ているｌデコード回路（２）と、このデコード回路によ
ってデコードされた信号が入力されるメモリ回路０濁と
から構成されている。そして、上記の上位線路（ＩＩは
ポリシリコン材で、また下位線路ＯＤはそれより抵抗の
小さいＡ１材で作られている。
したがって、通常この外部メモリ（４）をアクセスする
場合には、この外部メモリ（４）の外側から見たとき遅
い上位線路側のアクセス時間で動作されるものとして使
われなければ、これより早い下位線路ａＤのアクセス時
間で使用したのでは、上位線路−の動作が付いていけな
い場合が生ずる０例えば、上位線路０１の第５番目の線
路（８１から第６番目の線路（ｆｌに選択線が変わった
場合に、第６番目の線路（ｒｌがｊＺばれる前に、下位
線路α０の選択されるべき線路は第３番目の線路ｃＣμ
から第４番目の線路ｆｂ）に切換ねって信号パルスが出
てしまっており、選ぶ合 べきトランジスタ（Ａ）がネ勢されない。
場合には、この外部メモリ（４）の外側から見たとき遅
い上位線路側のアクセス時間で動作されるものとして使
われなければ、これより早い下位線路ａＤのアクセス時
間で使用したのでは、上位線路−の動作が付いていけな
い場合が生ずる０例えば、上位線路０１の第５番目の線
路（８１から第６番目の線路（ｆｌに選択線が変わった
場合に、第６番目の線路（ｒｌがｊＺばれる前に、下位
線路α０の選択されるべき線路は第３番目の線路ｃＣμ
から第４番目の線路ｆｂ）に切換ねって信号パルスが出
てしまっており、選ぶ合 べきトランジスタ（Ａ）がネ勢されない。
しかし、上位線路α匈が変化しない場合には下位線路Ｑ
ｌｌの早いアクセス時間で動作させても、外部メモリ（
４）は正常に動作する。
ｌｌの早いアクセス時間で動作させても、外部メモリ（
４）は正常に動作する。
このようなことから、第１図に示すこの発明の実施例で
は、マイクロプロセッサ（１）から外部メモリ（４）に
アドレス５３号を入力するとき、このアドレス信号にお
ける上位アドレス信号（Ａ１）〜（Ａ＠）については、
それが変化するのをアドレス比較回路（８）で検出して
、上位アドレス信号（Ａ１）〜（Ａ、〉が変化したとき
のみ、ウェイト信号（９）をＣＰ Ｕ ｆｉｌにアドレ
ス信号にウェイトをかけて延ばし、アクセス時間を遅い
上位線路ＯＩのアクセス時間としている。勿論このとき
にはメモリ回路α１のＲＥＡＤ信号にもウェイトをかけ
る必要がある。（第３図と第４図を参照） 〔発明の効果〕 以上のように、この発明によれば、従来のようにアドレ
ス信号の全部に一律にウェイトをかける場合に比べて、
アクセス時間をそれ程落すことなく、マイクロプロセッ
サによって使用する場合にもマイクロプロセッサの処理
速度を向上とさせることができる。
は、マイクロプロセッサ（１）から外部メモリ（４）に
アドレス５３号を入力するとき、このアドレス信号にお
ける上位アドレス信号（Ａ１）〜（Ａ＠）については、
それが変化するのをアドレス比較回路（８）で検出して
、上位アドレス信号（Ａ１）〜（Ａ、〉が変化したとき
のみ、ウェイト信号（９）をＣＰ Ｕ ｆｉｌにアドレ
ス信号にウェイトをかけて延ばし、アクセス時間を遅い
上位線路ＯＩのアクセス時間としている。勿論このとき
にはメモリ回路α１のＲＥＡＤ信号にもウェイトをかけ
る必要がある。（第３図と第４図を参照） 〔発明の効果〕 以上のように、この発明によれば、従来のようにアドレ
ス信号の全部に一律にウェイトをかける場合に比べて、
アクセス時間をそれ程落すことなく、マイクロプロセッ
サによって使用する場合にもマイクロプロセッサの処理
速度を向上とさせることができる。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの一実施例の中の外部メモリを示す回８図、第３図
と第４図はこの発明の一実施例の動作を説明するための
ウェイト信号とアドレス信号との関係を示す図とタイミ
ング波形図、第５図は従来例を示すブロック図である。 （１）はマイクロプロセッサ、（４）は外部メモリ （
論理回路） 、（７１ばＣＰＵ、（８１はアドレス比較
回路である。 代理人 大 岩 増 雄 第１図 第３図 第４図 第２図 第５図
はこの一実施例の中の外部メモリを示す回８図、第３図
と第４図はこの発明の一実施例の動作を説明するための
ウェイト信号とアドレス信号との関係を示す図とタイミ
ング波形図、第５図は従来例を示すブロック図である。 （１）はマイクロプロセッサ、（４）は外部メモリ （
論理回路） 、（７１ばＣＰＵ、（８１はアドレス比較
回路である。 代理人 大 岩 増 雄 第１図 第３図 第４図 第２図 第５図
Claims (1)
- 上位アドレス信号によってアクセスされる内部線路が、
下位アドレス信号によってアクセスされる内部線路より
、そのアクセス時間が遅くされている論理回路と、上記
上位アドレス信号の変化を検出する手段と、上記上位ア
ドレス信号が変化したとき論理回路に入力されるアドレ
ス信号にウェイトをかけてアクセス時間を延ばす手段と
を備えて成るアクセス回路、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24935288A JPH0296851A (ja) | 1988-10-03 | 1988-10-03 | アクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24935288A JPH0296851A (ja) | 1988-10-03 | 1988-10-03 | アクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296851A true JPH0296851A (ja) | 1990-04-09 |
Family
ID=17191749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24935288A Pending JPH0296851A (ja) | 1988-10-03 | 1988-10-03 | アクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202617A (ja) * | 1995-01-26 | 1996-08-09 | Nec Corp | メモリインターフェース回路およびマイクロプロセッサ システム |
| JP2013218404A (ja) * | 2012-04-05 | 2013-10-24 | Seiko Epson Corp | 電子機器、及びメモリー制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130841A (en) * | 1978-04-03 | 1979-10-11 | Advantest Corp | Address generator |
| JPS6140657A (ja) * | 1984-08-01 | 1986-02-26 | Yaskawa Electric Mfg Co Ltd | 低速メモリの高速アクセス方式 |
| JPS62235656A (ja) * | 1986-02-27 | 1987-10-15 | Nec Home Electronics Ltd | 記憶装置 |
-
1988
- 1988-10-03 JP JP24935288A patent/JPH0296851A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130841A (en) * | 1978-04-03 | 1979-10-11 | Advantest Corp | Address generator |
| JPS6140657A (ja) * | 1984-08-01 | 1986-02-26 | Yaskawa Electric Mfg Co Ltd | 低速メモリの高速アクセス方式 |
| JPS62235656A (ja) * | 1986-02-27 | 1987-10-15 | Nec Home Electronics Ltd | 記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08202617A (ja) * | 1995-01-26 | 1996-08-09 | Nec Corp | メモリインターフェース回路およびマイクロプロセッサ システム |
| JP2013218404A (ja) * | 2012-04-05 | 2013-10-24 | Seiko Epson Corp | 電子機器、及びメモリー制御方法 |
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