JPH09160871A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JPH09160871A JPH09160871A JP31906595A JP31906595A JPH09160871A JP H09160871 A JPH09160871 A JP H09160871A JP 31906595 A JP31906595 A JP 31906595A JP 31906595 A JP31906595 A JP 31906595A JP H09160871 A JPH09160871 A JP H09160871A
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- 239000000872 buffer Substances 0.000 claims abstract description 24
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- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 5
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Abstract
(57)【要約】
【課題】 ＤＭＡコントローラを必要とせず一般的なＩ
Ｃでも十分に構成可能な安価なデータ転送制御装置を提
供する。 【解決手段】 セットされた内容に応じて特定の入出力
装置を選択する信号を発生するバスセレクトレジスタ、
該信号に応答して特定の入出力装置をバスに接続するバ
スバッファ、メモリの読み書き回数をカウントするアク
セスカウンタ、特定の入出力装置を決定するとともにデ
ータ転送の方向及び転送データサイズを決定して前記バ
スセレクトレジスタの内容並びに前記メモリの読み書き
を制御する制御手段を備える。レジスタやカウンタとい
った一般的なＩＣを使用できるためコストアップを招か
ない簡単な構成のデータ転送制御装置を実現できる。
Ｃでも十分に構成可能な安価なデータ転送制御装置を提
供する。 【解決手段】 セットされた内容に応じて特定の入出力
装置を選択する信号を発生するバスセレクトレジスタ、
該信号に応答して特定の入出力装置をバスに接続するバ
スバッファ、メモリの読み書き回数をカウントするアク
セスカウンタ、特定の入出力装置を決定するとともにデ
ータ転送の方向及び転送データサイズを決定して前記バ
スセレクトレジスタの内容並びに前記メモリの読み書き
を制御する制御手段を備える。レジスタやカウンタとい
った一般的なＩＣを使用できるためコストアップを招か
ない簡単な構成のデータ転送制御装置を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ転送制御装
置に関し、詳しくは、メモリと各種入出力装置（以下
「Ｉ／Ｏ」）との間のデータ転送を制御する装置に関す
る。
置に関し、詳しくは、メモリと各種入出力装置（以下
「Ｉ／Ｏ」）との間のデータ転送を制御する装置に関す
る。
【０００２】
【従来の技術】一般にマイクロコンピュータ等において
は、メモリとＩ／Ｏ間のデータ転送制御を効率的に行う
ため、いわゆるＤＭＡ（direct memory access）コント
ローラーを用いている。図４はＤＭＡコントローラー
（以下「ＤＭＡＣ」）を備えるマイクロコンピュータの
概略構成図である。この図において、Ｉ／Ｏからデータ
転送要求（ＤＲＥＱ）があると、ＤＭＡＣはＣＰＵ（ce
ntral processing unit）に対してバス権要求（ＢＵＳ
ＲＱ）を出し、ＣＰＵはＢＵＳＲＱに応答してバス（コ
ントロールバス、データバス及びアドレスバス）を開放
した後、バス開放確認（ＢＵＳＡＫ）をＤＭＡＣに返
す。ＤＭＡＣは要求元のＩ／Ｏに対してバス使用確認
（ＤＡＣＫ）を出すとともに、データ転送アドレスを発
生し、要求元のＩ／ＯはこのＤＡＣＫに応答してメモリ
（ＭＥＭ）との間でデータ転送を開始する。
は、メモリとＩ／Ｏ間のデータ転送制御を効率的に行う
ため、いわゆるＤＭＡ（direct memory access）コント
ローラーを用いている。図４はＤＭＡコントローラー
（以下「ＤＭＡＣ」）を備えるマイクロコンピュータの
概略構成図である。この図において、Ｉ／Ｏからデータ
転送要求（ＤＲＥＱ）があると、ＤＭＡＣはＣＰＵ（ce
ntral processing unit）に対してバス権要求（ＢＵＳ
ＲＱ）を出し、ＣＰＵはＢＵＳＲＱに応答してバス（コ
ントロールバス、データバス及びアドレスバス）を開放
した後、バス開放確認（ＢＵＳＡＫ）をＤＭＡＣに返
す。ＤＭＡＣは要求元のＩ／Ｏに対してバス使用確認
（ＤＡＣＫ）を出すとともに、データ転送アドレスを発
生し、要求元のＩ／ＯはこのＤＡＣＫに応答してメモリ
（ＭＥＭ）との間でデータ転送を開始する。
【０００３】このような構成によれば、メモリとＩ／Ｏ
との間のデータ転送にＣＰＵが介在しないため、データ
の転送を効率的に行うことができる。
との間のデータ転送にＣＰＵが介在しないため、データ
の転送を効率的に行うことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のデータ転送制御装置にあっては、ＤＭＡコントロ
ーラという専用のＩＣを必要とするが、このＩＣは一般
的なロジックＩＣに比べて高価であるため、システムの
コストアップを免れないという問題点がある。しかも、
１個のＤＭＡコントローラで制御できるＩ／Ｏの数は、
いわゆるＤＭＡチャネル数によって制限されるため、多
数のＩ／Ｏを制御する場合にはＤＭＡコントローラの数
を２個若しくはそれ以上にする必要があり、ますますコ
ストアップにつながるという問題点がある。
従来のデータ転送制御装置にあっては、ＤＭＡコントロ
ーラという専用のＩＣを必要とするが、このＩＣは一般
的なロジックＩＣに比べて高価であるため、システムの
コストアップを免れないという問題点がある。しかも、
１個のＤＭＡコントローラで制御できるＩ／Ｏの数は、
いわゆるＤＭＡチャネル数によって制限されるため、多
数のＩ／Ｏを制御する場合にはＤＭＡコントローラの数
を２個若しくはそれ以上にする必要があり、ますますコ
ストアップにつながるという問題点がある。
【０００５】そこで、本発明は、ＤＭＡコントローラを
必要とせず、一般的なＩＣでも十分に構成可能な安価な
データ転送制御装置の提供を目的とする。
必要とせず、一般的なＩＣでも十分に構成可能な安価な
データ転送制御装置の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、メモリと入出
力装置との間のデータ転送を制御する装置において、セ
ットされた内容に応じて特定の入出力装置を選択する信
号を発生するバスセレクトレジスタと、該信号に応答し
て特定の入出力装置をバスに接続するバスバッファと、
前記メモリの読み書き回数をカウントするアクセスカウ
ンタと、特定の入出力装置を決定するとともにデータ転
送の方向及び転送データサイズを決定して前記バスセレ
クトレジスタの内容並びに前記メモリの読み書きを制御
する制御手段と、を備えたことを特徴とする。
力装置との間のデータ転送を制御する装置において、セ
ットされた内容に応じて特定の入出力装置を選択する信
号を発生するバスセレクトレジスタと、該信号に応答し
て特定の入出力装置をバスに接続するバスバッファと、
前記メモリの読み書き回数をカウントするアクセスカウ
ンタと、特定の入出力装置を決定するとともにデータ転
送の方向及び転送データサイズを決定して前記バスセレ
クトレジスタの内容並びに前記メモリの読み書きを制御
する制御手段と、を備えたことを特徴とする。
【０００７】これによれば、レジスタやカウンタといっ
た一般的なＩＣを使用できるため、コストアップを招か
ない簡単な構成のデータ転送制御装置を実現できる。
た一般的なＩＣを使用できるため、コストアップを招か
ない簡単な構成のデータ転送制御装置を実現できる。
【０００８】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１、図２は本発明に係るデータ転送
制御装置の一実施例を示す図であり、マイクロコンピュ
ータへの適用例である。まず、構成を説明する。図１に
おいて、１は制御手段としてのＣＰＵ、２はメモリ（以
下「ＭＥＭ」）、３はバスセレクトレジスタ（以下「Ｒ
ＥＧ」）、４、５はメモリ等を含む各種の入出力装置
（以下「Ｉ／Ｏ」）、６はアクセスカウンタ（以下「Ｃ
ＮＴ」）、７はコントロールバス、８はデータ／アドレ
スバス、１０〜１２はバスバッファである。なお、デー
タ／アドレスバス８は、実際にはデータバスとアドレス
バスに分かれているが、図示の都合上、一体のものとし
て取り扱う。但し、データ用又はアドレス用として識別
しなければならない場合には、データバス又はアドレス
バスと呼ぶことにする。
づいて説明する。図１、図２は本発明に係るデータ転送
制御装置の一実施例を示す図であり、マイクロコンピュ
ータへの適用例である。まず、構成を説明する。図１に
おいて、１は制御手段としてのＣＰＵ、２はメモリ（以
下「ＭＥＭ」）、３はバスセレクトレジスタ（以下「Ｒ
ＥＧ」）、４、５はメモリ等を含む各種の入出力装置
（以下「Ｉ／Ｏ」）、６はアクセスカウンタ（以下「Ｃ
ＮＴ」）、７はコントロールバス、８はデータ／アドレ
スバス、１０〜１２はバスバッファである。なお、デー
タ／アドレスバス８は、実際にはデータバスとアドレス
バスに分かれているが、図示の都合上、一体のものとし
て取り扱う。但し、データ用又はアドレス用として識別
しなければならない場合には、データバス又はアドレス
バスと呼ぶことにする。
【０００９】ここで、左側のＩ／Ｏ４を第１Ｉ／Ｏ、右
側のＩ／Ｏ５を第２Ｉ／Ｏと呼称するとともに、第１Ｉ
／Ｏ４につながるバスバッファ１０を第１バスバッフ
ァ、第２Ｉ／Ｏ５につながるバスバッファ１１を第２バ
スバッファ、ＣＮＴ６につながるバスバッファ１２をＣ
ＮＴバスバッファと呼称する。なお、この例では、２個
のＩ／Ｏ４、５を備えているが、これは説明の便宜上で
あり、その数に限定されない。
側のＩ／Ｏ５を第２Ｉ／Ｏと呼称するとともに、第１Ｉ
／Ｏ４につながるバスバッファ１０を第１バスバッフ
ァ、第２Ｉ／Ｏ５につながるバスバッファ１１を第２バ
スバッファ、ＣＮＴ６につながるバスバッファ１２をＣ
ＮＴバスバッファと呼称する。なお、この例では、２個
のＩ／Ｏ４、５を備えているが、これは説明の便宜上で
あり、その数に限定されない。
【００１０】ＣＰＵ１は周知のとおり、ＭＥＭ２にロー
ドされたプログラムを読み込んで逐次に実行するもの
で、本実施例の第１のポイントは、そのプログラムに所
定のデータ転送ルーチン（後述）が含まれていることに
ある。このデータ転送ルーチンをＣＰＵ１で実行する
と、ＭＥＭ２と第１Ｉ／Ｏ４（又は第２Ｉ／Ｏ５）との
間で所要のデータ転送が行われるようになっている。
ドされたプログラムを読み込んで逐次に実行するもの
で、本実施例の第１のポイントは、そのプログラムに所
定のデータ転送ルーチン（後述）が含まれていることに
ある。このデータ転送ルーチンをＣＰＵ１で実行する
と、ＭＥＭ２と第１Ｉ／Ｏ４（又は第２Ｉ／Ｏ５）との
間で所要のデータ転送が行われるようになっている。
【００１１】本実施例の第２のポイントは、ＣＰＵ１か
らアクセスできるＲＥＧ３を備えることにある。このＲ
ＥＧ３には、データ／アドレスバス８を介して（又は破
線で示すように直接でもよい）ＣＰＵ１からＩ／Ｏ選択
データが書き込まれる。ＲＥＧ３は、書き込まれたＩ／
Ｏ選択データを解読して、バスバッファ１０〜１２ごと
に設けられた複数の制御信号（Ｓ1〜Ｓ3）の一つをアク
ティブにする機能も有している。Ｓ1がアクティブにな
るとＣＮＴバスバッファ１２が“開き”、Ｓ2がアクテ
ィブになると第１バスバッファ１０が“開き”、さら
に、Ｓ3がアクティブになると第２バスバッファ１１が
“開く”ようになっている。なお、“開く”とは、第１
Ｉ／Ｏ４、第２Ｉ／Ｏ５又はＣＮＴ６をコントロールバ
ス７やデータ／アドレスバス８に接続するという意味で
ある。
らアクセスできるＲＥＧ３を備えることにある。このＲ
ＥＧ３には、データ／アドレスバス８を介して（又は破
線で示すように直接でもよい）ＣＰＵ１からＩ／Ｏ選択
データが書き込まれる。ＲＥＧ３は、書き込まれたＩ／
Ｏ選択データを解読して、バスバッファ１０〜１２ごと
に設けられた複数の制御信号（Ｓ1〜Ｓ3）の一つをアク
ティブにする機能も有している。Ｓ1がアクティブにな
るとＣＮＴバスバッファ１２が“開き”、Ｓ2がアクテ
ィブになると第１バスバッファ１０が“開き”、さら
に、Ｓ3がアクティブになると第２バスバッファ１１が
“開く”ようになっている。なお、“開く”とは、第１
Ｉ／Ｏ４、第２Ｉ／Ｏ５又はＣＮＴ６をコントロールバ
ス７やデータ／アドレスバス８に接続するという意味で
ある。
【００１２】このような構成において、図２に示す「デ
ータ転送ルーチン」（但しその要部フロー）を実行する
と、ＣＰＵ１は、まず、データバス８上に所定の初期化
データを出力するとともに、コントロールバス７を介し
てそのデータをＲＥＧ３にセットする。ＲＥＧ３は、そ
の初期化データに応答してＳ1をアクティブにし、ＣＮ
Ｔバスバッファ１２を開いて、ＣＰＵ１によるＣＮＴ６
の初期化動作（ステップ）を可能にする。次に、ＣＰ
Ｕ１は、どのＩ／ＯをターゲットＩ／Ｏ（データ転送元
又はデータ転送先）にするかを決めるとともに、データ
の転送方向と転送データのサイズを決める（ステップ
〜）。例えば、フロッピィディスクへのセクタ単位の
データ書込みの場合には、フロッピィディスクドライブ
をターゲットＩ／Ｏとし、かつ、そのターゲットＩ／Ｏ
を転送先とするαバイト（αはフロッピィディスクの１
セクタサイズ）のデータサイズになる。
ータ転送ルーチン」（但しその要部フロー）を実行する
と、ＣＰＵ１は、まず、データバス８上に所定の初期化
データを出力するとともに、コントロールバス７を介し
てそのデータをＲＥＧ３にセットする。ＲＥＧ３は、そ
の初期化データに応答してＳ1をアクティブにし、ＣＮ
Ｔバスバッファ１２を開いて、ＣＰＵ１によるＣＮＴ６
の初期化動作（ステップ）を可能にする。次に、ＣＰ
Ｕ１は、どのＩ／ＯをターゲットＩ／Ｏ（データ転送元
又はデータ転送先）にするかを決めるとともに、データ
の転送方向と転送データのサイズを決める（ステップ
〜）。例えば、フロッピィディスクへのセクタ単位の
データ書込みの場合には、フロッピィディスクドライブ
をターゲットＩ／Ｏとし、かつ、そのターゲットＩ／Ｏ
を転送先とするαバイト（αはフロッピィディスクの１
セクタサイズ）のデータサイズになる。
【００１３】次に、ＣＰＵ１は、ＭＥＭ２のアドレスを
決定する（ステップ）。この段階のアドレスは転送の
スタートアドレスであり、上記例示の場合には、ＭＥＭ
２から読み出される１セクタ分のデータの先頭アドレス
になる。次に、ＣＰＵ１は、ターゲットＩ／Ｏをバスに
接続してデータ転送を実行する（ステップ）が、この
動作は、まず、ＲＥＧ３にターゲットＩ／Ｏ（便宜的に
第１Ｉ／Ｏと仮定する）を選択するための選択データを
セットし、信号Ｓ3をアクティブにして第１バスバッフ
ァ１０を開き、第１Ｉ／Ｏ４とコントロールバス７及び
データ／アドレスバス８との間を接続した後、コントロ
ールバス２上のメモリ読み書き信号（一般にＭＲＥＱ）
をアクティブにするとともに、同バス上の書込み信号
（一般にＷＲ）又は読み出し信号（一般にＲＤ）の一方
を転送方向に応じてアクティブにするという一連の流れ
になる。但し、信号Ｓ3に合わせて信号Ｓ1もアクティブ
にしなければならない。その理由は、ＭＥＭ２の読み書
き回数をＣＮＴ６にセットする必要があるからであり、
ＭＥＭ２の読み書き動作は、コントロールバス７上の特
定の信号（例えばＭＲＥＱ）によってモニタできるから
である。信号Ｓ1をアクティブにすれば、ＣＮＴバスバ
ッファ１２が開いてコントロールバス７とＣＮＴ６が接
続され、上記特定の信号でＣＮＴ６の値をカウントアッ
プできる。
決定する（ステップ）。この段階のアドレスは転送の
スタートアドレスであり、上記例示の場合には、ＭＥＭ
２から読み出される１セクタ分のデータの先頭アドレス
になる。次に、ＣＰＵ１は、ターゲットＩ／Ｏをバスに
接続してデータ転送を実行する（ステップ）が、この
動作は、まず、ＲＥＧ３にターゲットＩ／Ｏ（便宜的に
第１Ｉ／Ｏと仮定する）を選択するための選択データを
セットし、信号Ｓ3をアクティブにして第１バスバッフ
ァ１０を開き、第１Ｉ／Ｏ４とコントロールバス７及び
データ／アドレスバス８との間を接続した後、コントロ
ールバス２上のメモリ読み書き信号（一般にＭＲＥＱ）
をアクティブにするとともに、同バス上の書込み信号
（一般にＷＲ）又は読み出し信号（一般にＲＤ）の一方
を転送方向に応じてアクティブにするという一連の流れ
になる。但し、信号Ｓ3に合わせて信号Ｓ1もアクティブ
にしなければならない。その理由は、ＭＥＭ２の読み書
き回数をＣＮＴ６にセットする必要があるからであり、
ＭＥＭ２の読み書き動作は、コントロールバス７上の特
定の信号（例えばＭＲＥＱ）によってモニタできるから
である。信号Ｓ1をアクティブにすれば、ＣＮＴバスバ
ッファ１２が開いてコントロールバス７とＣＮＴ６が接
続され、上記特定の信号でＣＮＴ６の値をカウントアッ
プできる。
【００１４】今、第１Ｉ／Ｏ４をフロッピィディスクド
ライブとし、この第１Ｉ／Ｏ４にＭＥＭ２から読み出し
た１セクタ分（便宜的に２５６バイト）のデータを書き
込むことを想定すると、ＭＥＭ２はＭＲＥＱとＲＤによ
って読み出しモードになり、その読み出しアドレスが転
送データの先頭アドレスを示すｎ番地になる結果、ＭＥ
Ｍ２からデータバス８上に最初の転送データが出力され
ることになる。そして、この転送データは、すでに開か
れている第１バスバッファ１０を通って第１Ｉ／Ｏ４に
入り、例えば、フロッピィディスクに書き込まれる。
ライブとし、この第１Ｉ／Ｏ４にＭＥＭ２から読み出し
た１セクタ分（便宜的に２５６バイト）のデータを書き
込むことを想定すると、ＭＥＭ２はＭＲＥＱとＲＤによ
って読み出しモードになり、その読み出しアドレスが転
送データの先頭アドレスを示すｎ番地になる結果、ＭＥ
Ｍ２からデータバス８上に最初の転送データが出力され
ることになる。そして、この転送データは、すでに開か
れている第１バスバッファ１０を通って第１Ｉ／Ｏ４に
入り、例えば、フロッピィディスクに書き込まれる。
【００１５】ここで、ＣＮＴ６の値は、上述したよう
に、ＭＥＭ２の実際の読み書き回数であるから、現在の
値は「１」である。当該マイクロコンピュータの１回の
転送サイズを１バイト、転送データのサイズを２５６バ
イトとすると、残りの転送データは２５６−１＝２５５
バイトになり、あと２５５回データ転送を繰り返せば、
ＣＮＴ６の値と転送データサイズ（２５６バイト）が一
致する。ＣＮＴ６の値のチェック（ステップ）は、Ｃ
ＰＵ１で行われる。ＣＰＵ１は、ＭＥＭ２の１回の読み
書き動作の完了と同時にＣＮＴ６の値を取り込み、その
値とデータ転送サイズとを比較して一致するまでステッ
プ〜を繰り返す。
に、ＭＥＭ２の実際の読み書き回数であるから、現在の
値は「１」である。当該マイクロコンピュータの１回の
転送サイズを１バイト、転送データのサイズを２５６バ
イトとすると、残りの転送データは２５６−１＝２５５
バイトになり、あと２５５回データ転送を繰り返せば、
ＣＮＴ６の値と転送データサイズ（２５６バイト）が一
致する。ＣＮＴ６の値のチェック（ステップ）は、Ｃ
ＰＵ１で行われる。ＣＰＵ１は、ＭＥＭ２の１回の読み
書き動作の完了と同時にＣＮＴ６の値を取り込み、その
値とデータ転送サイズとを比較して一致するまでステッ
プ〜を繰り返す。
【００１６】したがって、本実施例によれば、ターゲッ
トＩ／Ｏを選択するための所定のデータをＲＥＧ３にセ
ットするとともに、データの転送方向や転送サイズを指
定するだけで、ＭＥＭ２とターゲットＩ／Ｏとの間のデ
ータ転送制御を行うことができ、それに必要な構成要素
は、レジスタやカウンタといった一般的なＩＣだけでよ
いから、ＤＭＡコントローラを必要とする従来技術に比
べ、システムコストを引き下げることができるという有
利な効果が得られる。なお、制御できるＩ／Ｏの数はＲ
ＥＧ３のビット数に制限されるが、ｎビットで最大２n
個のＩ／Ｏに対応できるため、実質的な制限にはならな
い。
トＩ／Ｏを選択するための所定のデータをＲＥＧ３にセ
ットするとともに、データの転送方向や転送サイズを指
定するだけで、ＭＥＭ２とターゲットＩ／Ｏとの間のデ
ータ転送制御を行うことができ、それに必要な構成要素
は、レジスタやカウンタといった一般的なＩＣだけでよ
いから、ＤＭＡコントローラを必要とする従来技術に比
べ、システムコストを引き下げることができるという有
利な効果が得られる。なお、制御できるＩ／Ｏの数はＲ
ＥＧ３のビット数に制限されるが、ｎビットで最大２n
個のＩ／Ｏに対応できるため、実質的な制限にはならな
い。
【００１７】なお、本発明の思想は、上記実施例の構成
に限定されないことは勿論である。例えば、図３に示す
ように、ＣＰＵ２０とコントロールバス２１及びデータ
／アドレスバス２２との間にバスバッファ２３を介在さ
せるとともに、ＣＰＵ２０につながるデータバス２４を
ＣＮＴ２５に接続し、かつ、ＣＮＴ２５の値をアンドゲ
ート２６の出力でカウントするように構成してもよい。
アンドゲート２６の一方入力はオアゲート２７の出力で
あり、他方入力はコントロールバス２１上の特定の信号
（ＭＥＭ２８の読み書き動作を示す信号）である。オア
ゲート２７には、ＲＥＧ２９から出力されるバスバッフ
ァ２３、３０、３１の選択信号Ｓ10、Ｓ 11、Ｓ12のう
ち、Ｉ／Ｏ３２、３３につながるバスバッファ３０、３
１の選択信号Ｓ11、Ｓ12が入力しており、ＣＮＴ２５
は、Ｉ／Ｏ３２、３３の一方が選択され、かつ、ＭＥＭ
２８に対して読み書きが実行されたときにその値を一つ
カウントアップする。
に限定されないことは勿論である。例えば、図３に示す
ように、ＣＰＵ２０とコントロールバス２１及びデータ
／アドレスバス２２との間にバスバッファ２３を介在さ
せるとともに、ＣＰＵ２０につながるデータバス２４を
ＣＮＴ２５に接続し、かつ、ＣＮＴ２５の値をアンドゲ
ート２６の出力でカウントするように構成してもよい。
アンドゲート２６の一方入力はオアゲート２７の出力で
あり、他方入力はコントロールバス２１上の特定の信号
（ＭＥＭ２８の読み書き動作を示す信号）である。オア
ゲート２７には、ＲＥＧ２９から出力されるバスバッフ
ァ２３、３０、３１の選択信号Ｓ10、Ｓ 11、Ｓ12のう
ち、Ｉ／Ｏ３２、３３につながるバスバッファ３０、３
１の選択信号Ｓ11、Ｓ12が入力しており、ＣＮＴ２５
は、Ｉ／Ｏ３２、３３の一方が選択され、かつ、ＭＥＭ
２８に対して読み書きが実行されたときにその値を一つ
カウントアップする。
【００１８】この実施例によれば、ＣＮＴ２５の値をデ
ータバス２４を介してＣＰＵ２０で直接モニタできるた
め、上記実施例のように、ＣＮＴバスバッファ１２をい
ちいち開く必要がないというメリットがある。
ータバス２４を介してＣＰＵ２０で直接モニタできるた
め、上記実施例のように、ＣＮＴバスバッファ１２をい
ちいち開く必要がないというメリットがある。
【００１９】
【発明の効果】本発明によれば、レジスタやカウンタと
いった一般的なＩＣを使用でき、ＤＭＡコントローラを
不要にして、コストアップを招かない簡単な構成のデー
タ転送制御装置を実現できる。
いった一般的なＩＣを使用でき、ＤＭＡコントローラを
不要にして、コストアップを招かない簡単な構成のデー
タ転送制御装置を実現できる。
【図１】一実施例の概略構成図である。
【図２】一実施例のデータ転送ルーチンの要部フロー図
である。
である。
【図３】他の実施例の概略構成図である。
【図４】ＤＭＡコントローラを有するマイクロコンピュ
ータの概略構成図である。
ータの概略構成図である。
１：ＣＰＵ（制御手段） ３：ＲＥＧ（バスセレクトレジスタ） ４、５：Ｉ／Ｏ（入出力装置） ６：ＣＮＴ（アクセスカウンタ） １０〜１２：バスバッファ ２０：ＣＰＵ（制御手段） ２５：ＣＮＴ（アクセスカウンタ） ２９：ＲＥＧ（バスセレクトレジスタ） ３０、３１：バスバッファ ３２、３３：Ｉ／Ｏ（入出力装置）
Claims (1)
- 【請求項１】メモリと入出力装置との間のデータ転送を
制御する装置において、 セットされた内容に応じて特定の入出力装置を選択する
信号を発生するバスセレクトレジスタと、 該信号に応答して特定の入出力装置をバスに接続するバ
スバッファと、 前記メモリの読み書き回数をカウントするアクセスカウ
ンタと、特定の入出力装置を決定するとともにデータ転
送の方向及び転送データサイズを決定して前記バスセレ
クトレジスタの内容並びに前記メモリの読み書きを制御
する制御手段と、 を備えたことを特徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31906595A JPH09160871A (ja) | 1995-12-07 | 1995-12-07 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31906595A JPH09160871A (ja) | 1995-12-07 | 1995-12-07 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09160871A true JPH09160871A (ja) | 1997-06-20 |
Family
ID=18106113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31906595A Pending JPH09160871A (ja) | 1995-12-07 | 1995-12-07 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09160871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198624A (ja) * | 2004-07-27 | 2010-09-09 | Fujitsu Component Ltd | 情報処理システムの制御方法 |
-
1995
- 1995-12-07 JP JP31906595A patent/JPH09160871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198624A (ja) * | 2004-07-27 | 2010-09-09 | Fujitsu Component Ltd | 情報処理システムの制御方法 |
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