JPS59229661A - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPS59229661A JPS59229661A JP10436783A JP10436783A JPS59229661A JP S59229661 A JPS59229661 A JP S59229661A JP 10436783 A JP10436783 A JP 10436783A JP 10436783 A JP10436783 A JP 10436783A JP S59229661 A JPS59229661 A JP S59229661A
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- selection means
- signal
- processors
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶装置のスループットを向上するための制御
装置に関し、特に記憶装置に接続されたバスの制御手段
に関する。
装置に関し、特に記憶装置に接続されたバスの制御手段
に関する。
（従来技術）
従来方式のバスに接続された記憶装置においては、例え
ば第１図に示すように、バス８を介して記憶装置１と、
第１〜第４のプロセサ４〜７とが接続されたものであっ
た。第１図においては、記憶装置１は読出し／書込み記
憶手段２とバス制御手段３とから成立っている。第１〜
第４のプロセサ４〜Ｔと、記憶装置１のパス制御手段３
とはそれぞれの専用信号線９により接続されていた。パ
ス制御手段３を構成する記憶制御装置の詳細＃′ｉ第２
図に示す構成を有するものである。第２図においてはそ
れぞれのプロセサから出力された記憶装置１へのアクセ
ス要求信号は信号線９１１〜９１４を介して選択手段１
０に入力されている。
ば第１図に示すように、バス８を介して記憶装置１と、
第１〜第４のプロセサ４〜７とが接続されたものであっ
た。第１図においては、記憶装置１は読出し／書込み記
憶手段２とバス制御手段３とから成立っている。第１〜
第４のプロセサ４〜Ｔと、記憶装置１のパス制御手段３
とはそれぞれの専用信号線９により接続されていた。パ
ス制御手段３を構成する記憶制御装置の詳細＃′ｉ第２
図に示す構成を有するものである。第２図においてはそ
れぞれのプロセサから出力された記憶装置１へのアクセ
ス要求信号は信号線９１１〜９１４を介して選択手段１
０に入力されている。
選択手段１０によシあらかじめ定められた優先順位にし
たがって、記憶装置１の使用権は決定され、使用許可信
号は信号線９３１〜９３４を介して許可されたプロセサ
のみに出力される。一方、記憶装置１のサイクルタイム
は、動作によって異なる場合がちシうる。第２図におい
て、例えば記憶装置１のバス制御手段３は２棟類のサイ
クルタイムを有するものであシ、使用許可信号は信号線
９３１〜９３４を介してそれぞれのプロセサに対応した
デコーダ手段１１１〜１１４にも入力される。一方、そ
れぞれのプロセサに対応したデコーダ手段１１１〜１１
４にはそれぞれのプロセサから出力される動作指定信号
が信号線９２１〜９２４を介して接続されておシ、信号
線９３１〜９３４を介して送出される使用許可信号よシ
使用権が与えられたプロセサの動作内容はデコーダ手段
１１１〜１１４によシ解読される。その結果は、ＯＲゲ
−）１２１．１２２を経由してサイクル制御手段１３に
入力される。サイクル制御手段１３の出力は選択手段１
０に入力され、記憶装置１の動作が終了するまで、次の
要求の受付けを禁止して、信号線９３１〜９３４を介し
て使用許可信号が出力されないようにしである。
たがって、記憶装置１の使用権は決定され、使用許可信
号は信号線９３１〜９３４を介して許可されたプロセサ
のみに出力される。一方、記憶装置１のサイクルタイム
は、動作によって異なる場合がちシうる。第２図におい
て、例えば記憶装置１のバス制御手段３は２棟類のサイ
クルタイムを有するものであシ、使用許可信号は信号線
９３１〜９３４を介してそれぞれのプロセサに対応した
デコーダ手段１１１〜１１４にも入力される。一方、そ
れぞれのプロセサに対応したデコーダ手段１１１〜１１
４にはそれぞれのプロセサから出力される動作指定信号
が信号線９２１〜９２４を介して接続されておシ、信号
線９３１〜９３４を介して送出される使用許可信号よシ
使用権が与えられたプロセサの動作内容はデコーダ手段
１１１〜１１４によシ解読される。その結果は、ＯＲゲ
−）１２１．１２２を経由してサイクル制御手段１３に
入力される。サイクル制御手段１３の出力は選択手段１
０に入力され、記憶装置１の動作が終了するまで、次の
要求の受付けを禁止して、信号線９３１〜９３４を介し
て使用許可信号が出力されないようにしである。
一般に、大容量低価格の記憶装置は他の論理素子よシも
動作速度が遅いため、記憶装置のサイクルタイムが長く
、それぞれのプロセサの待ち時間が多くなるという欠点
がある。このような欠点を解決するため、インターリー
ブ動作が可能な記憶装置が提案されているが、従来のイ
ンターリーブ動作が可能な記憶装置においては、各プロ
セサと記憶装置との間にシステム制御装置を設置し、各
プロセサと記憶装置とがそれぞれシステム制御装置に接
続されている。このように、インターリーブの動作を実
施するためには、システム制御装置が必要になシ、バス
接続方式の記憶装置によってはインターリーブ動作がで
きない場合があるという欠点があった。
動作速度が遅いため、記憶装置のサイクルタイムが長く
、それぞれのプロセサの待ち時間が多くなるという欠点
がある。このような欠点を解決するため、インターリー
ブ動作が可能な記憶装置が提案されているが、従来のイ
ンターリーブ動作が可能な記憶装置においては、各プロ
セサと記憶装置との間にシステム制御装置を設置し、各
プロセサと記憶装置とがそれぞれシステム制御装置に接
続されている。このように、インターリーブの動作を実
施するためには、システム制御装置が必要になシ、バス
接続方式の記憶装置によってはインターリーブ動作がで
きない場合があるという欠点があった。
（発明の目的）
本発明の目的は、バス接続方式の記憶装置と。
その記憶装置に接続された共通バスとを制御するに際し
、バンクアドレス信号と動作指定信号とを利用すること
によシ上記欠点を解決し、インターリーブ動作が可能な
バス接続方式の記憶制御装置を提供することにある。
、バンクアドレス信号と動作指定信号とを利用すること
によシ上記欠点を解決し、インターリーブ動作が可能な
バス接続方式の記憶制御装置を提供することにある。
（発明の構成）
本発明による記憶制御装置は、第１および第２の選択手
段と、第１および第２のデコーダ手段と。
段と、第１および第２のデコーダ手段と。
第１および第２のサイクル制御手段とを具備し、インタ
ーリーブ動作が可能であるように構成したものである。
ーリーブ動作が可能であるように構成したものである。
第１の選択手段は、共通のバスによシ接続された複数個
のプロセサからのアクセス要求信号線と。
のプロセサからのアクセス要求信号線と。
バンクアドレス信号線とに接続されていて、使用許可信
号を出力するためのものである。
号を出力するためのものである。
第２の選択手段は、第１の選択手段に接続されていて、
複斂のプロセサへの動作要求とバンク要求とを出力する
ためのものである。
複斂のプロセサへの動作要求とバンク要求とを出力する
ためのものである。
第１のデコーダ手段は、第２の選択手段に接続されてい
て、バンクアドレスを解読するだめのものである。
て、バンクアドレスを解読するだめのものである。
第２のデコーダ手段は、第２の選択手段に接続されてい
て、バンクアドレスに対応する複数個の動作要求を解読
するためのものである。
て、バンクアドレスに対応する複数個の動作要求を解読
するためのものである。
第１および第２のサイクルｆｆ１ｌＪ御手段は、それぞ
れ対応するデコーダ手段に接続されていて、第１の選択
手段に制御情報を送出するためのものである。
れ対応するデコーダ手段に接続されていて、第１の選択
手段に制御情報を送出するためのものである。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第３図は、本発明による記憶制御装置の一実施例を示す
ブロック図である。第３図において、記１４０と、第１
および第２のデコーダ手段１１０１゜１１０２と、第３
のデコーダ手段１１０３と、第１および第２のサイクル
制御手段１３０１．．１３０２とを具備して構成したも
のである。
ブロック図である。第３図において、記１４０と、第１
および第２のデコーダ手段１１０１゜１１０２と、第３
のデコーダ手段１１０３と、第１および第２のサイクル
制御手段１３０１．．１３０２とを具備して構成したも
のである。
第３図においては、各プロセサからのアクセス要求信号
は信号線９１１〜９１４を介して第１の選択手段１００
に入力されている。第１の選択手段１００には信号線９
１１〜９１４からのアクセス要求信号以外に、各プロセ
サからのアクセス要求バンクを示すバンクアドレス信号
も信号線９４１〜９４４を介して入力されている。第１
の選択手段１０口においては、優先順位にしたがって記
憶装置の使用権を決定するのであるが、この場合にＦｉ
、＠バンクの動作状態も含めて決定するように構成しで
ある。
は信号線９１１〜９１４を介して第１の選択手段１００
に入力されている。第１の選択手段１００には信号線９
１１〜９１４からのアクセス要求信号以外に、各プロセ
サからのアクセス要求バンクを示すバンクアドレス信号
も信号線９４１〜９４４を介して入力されている。第１
の選択手段１０口においては、優先順位にしたがって記
憶装置の使用権を決定するのであるが、この場合にＦｉ
、＠バンクの動作状態も含めて決定するように構成しで
ある。
第３図においては、２バンクが図示されているので、あ
るプロセサからのパンクアクセス要求が記憶装置の動作
中に送出されたものであれば、該当するプロセサからの
アクセス要求は無視される。
るプロセサからのパンクアクセス要求が記憶装置の動作
中に送出されたものであれば、該当するプロセサからの
アクセス要求は無視される。
そこで、低位の優先順位にあるプロセサのアクセス要求
状態を調べ、このプロセサからのアクセス要求が別のバ
ンクに対するものであシ、該当パンクが動作中でなけオ
Ｌば該当するプロセサに使用権を与え、使用許可信号を
信号線９３１〜９３４を介して該当プロセサに送出する
。一方、使用許可信号は信号線９３１〜９３４を介して
第２の選択手段１４０にも入力されている。第２の選択
手段１４０では、各プロセサから信号線９２１〜９２４
を介して送られてくる動作指定信号と、信号１９５１〜
９５４を介して送られてくるバンクアドレスとを入力し
ている。使用許可信号によって、使用権が割当てられた
プロセサへの動作指定信号とパンクアドレス信号とが第
２の選択手段１４０から出力される。第２の選択手段か
ら出力されたパンクアドレスは、第３のデコーダ手段１
１０３に入力される。第３のデコーダ手段１１０３では
指定されたパンクを解読し、その出力をパンクごとに備
えた第１および第２のデコーダ手段１１０１．１１０２
に加える。
状態を調べ、このプロセサからのアクセス要求が別のバ
ンクに対するものであシ、該当パンクが動作中でなけオ
Ｌば該当するプロセサに使用権を与え、使用許可信号を
信号線９３１〜９３４を介して該当プロセサに送出する
。一方、使用許可信号は信号線９３１〜９３４を介して
第２の選択手段１４０にも入力されている。第２の選択
手段１４０では、各プロセサから信号線９２１〜９２４
を介して送られてくる動作指定信号と、信号１９５１〜
９５４を介して送られてくるバンクアドレスとを入力し
ている。使用許可信号によって、使用権が割当てられた
プロセサへの動作指定信号とパンクアドレス信号とが第
２の選択手段１４０から出力される。第２の選択手段か
ら出力されたパンクアドレスは、第３のデコーダ手段１
１０３に入力される。第３のデコーダ手段１１０３では
指定されたパンクを解読し、その出力をパンクごとに備
えた第１および第２のデコーダ手段１１０１．１１０２
に加える。
パンクごとに備えた第１および第２のデコーダ手段１１
０１．１１０２には第２の選択手段１４０から出力され
た動作指定信号が入力されておシ、該当バンクに対応す
るデコーダ手段１１０１ 。
０１．１１０２には第２の選択手段１４０から出力され
た動作指定信号が入力されておシ、該当バンクに対応す
るデコーダ手段１１０１ 。
１１０２のみが動作状態となって、該当す石記憶装置の
動作時間を知る。第１および第２のデコーダ手段１１０
１．１１０２の出力は、該当バンクのサイクル制御手段
１３０１．１３０２に送出され、第１および第２のサイ
クル制御手段１３０１゜１３０２により所定の記憶装置
の動作時間を測定し、出力を第１の迦択手段に送出して
、所定の記憶装置の動作期間だけ該尚バンクへのアクセ
ス要求を抑止する。
動作時間を知る。第１および第２のデコーダ手段１１０
１．１１０２の出力は、該当バンクのサイクル制御手段
１３０１．１３０２に送出され、第１および第２のサイ
クル制御手段１３０１゜１３０２により所定の記憶装置
の動作時間を測定し、出力を第１の迦択手段に送出して
、所定の記憶装置の動作期間だけ該尚バンクへのアクセ
ス要求を抑止する。
（発明の効果）
本発明には以上説明したように、記憶装置の使用権を決
定するための第１の選択手段にバンクアドレス信号を入
力し、使用権を許可されたプロセサからのパンクアドレ
ス信号と、動作指定信号とを選ぶための第２の選択手段
と、パンクアドレスを解読するための第１のデコーダ手
段と、バンクに対応した動作を解読するだめの第２のデ
コーダ手段と、第１および第２のサイクル制御手段とを
具備して構成することによシ、パスを接続して構成した
処理システムにおいてもインターリーブ動作が可能にな
るという効果がある。
定するための第１の選択手段にバンクアドレス信号を入
力し、使用権を許可されたプロセサからのパンクアドレ
ス信号と、動作指定信号とを選ぶための第２の選択手段
と、パンクアドレスを解読するための第１のデコーダ手
段と、バンクに対応した動作を解読するだめの第２のデ
コーダ手段と、第１および第２のサイクル制御手段とを
具備して構成することによシ、パスを接続して構成した
処理システムにおいてもインターリーブ動作が可能にな
るという効果がある。
第１図は、記憶装置と俵数のプＬ１セサとを共通のパス
によ多接続した処理システムの一例を示すブロック図で
ある。 第２図は、従来方式によシ構成した、第１図に示す処理
システムにおいて使用される記憶制御装置の一例を示す
ブロック図である。 第３図は、本発明により構成した、第１図に示す処理シ
ステムにおいて使用される記憶制御装置の一実施例を示
すブロック図である。 １Φ・・記憶装置 ２＠・１読出し／書込み記憶手段 ３・・・パス制御手段 ４〜７・・・プロセサ ８・・・パ ス １０．１００．１４０・拳ｅ選択手段 １１１〜ＩＬ４．１１ｒ１１〜１１０３・・拳６・・・
・デコーダ手段 １２１．１２２・ＩＩ＠ＯＲゲート １３．１３０１．１３０２・ｅサイクル制御手段９．９
１１〜９１４．９２１〜９２４．９３１〜９３４゜９４
１〜９４，４．９５１〜９５４・・噛信号線特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
によ多接続した処理システムの一例を示すブロック図で
ある。 第２図は、従来方式によシ構成した、第１図に示す処理
システムにおいて使用される記憶制御装置の一例を示す
ブロック図である。 第３図は、本発明により構成した、第１図に示す処理シ
ステムにおいて使用される記憶制御装置の一実施例を示
すブロック図である。 １Φ・・記憶装置 ２＠・１読出し／書込み記憶手段 ３・・・パス制御手段 ４〜７・・・プロセサ ８・・・パ ス １０．１００．１４０・拳ｅ選択手段 １１１〜ＩＬ４．１１ｒ１１〜１１０３・・拳６・・・
・デコーダ手段 １２１．１２２・ＩＩ＠ＯＲゲート １３．１３０１．１３０２・ｅサイクル制御手段９．９
１１〜９１４．９２１〜９２４．９３１〜９３４゜９４
１〜９４，４．９５１〜９５４・・噛信号線特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 【特許請求の範囲】 共通のバスによシ接続された複数個のプロセサからのア
クセス要求信号線とバンクアドレス信号線とに接続され
ていて使用許可信号を出力するだめの第１の選択手段と
、前記第１の選択手段に接続されていて前記複数のプロ
セサへの動作要求と゛バンク要求とを出力するための第
２の選択手段と。 前記第２の選択手段に接続されていてバンクアドレスを
解読するための第１のデコーダ手段と、前記第２の選択
手段に接続されていて前記バンクアドレスに対応する複
数個の動作要求を解読するだめの第２のデコーダ手段と
、前記第１および第２のデコーダ手段に対応して接続さ
れていて前記第１の選択手段に制御情報を送出するため
の第１および第２のサイクル制御手段とを具備し、イン
ターリーブ動作が可能であるように構成したことを特徴
とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10436783A JPS59229661A (ja) | 1983-06-10 | 1983-06-10 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10436783A JPS59229661A (ja) | 1983-06-10 | 1983-06-10 | 記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229661A true JPS59229661A (ja) | 1984-12-24 |
Family
ID=14378840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10436783A Pending JPS59229661A (ja) | 1983-06-10 | 1983-06-10 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0309330A2 (en) * | 1987-09-19 | 1989-03-29 | Fujitsu Limited | Access priority control system for main storage for computer |
-
1983
- 1983-06-10 JP JP10436783A patent/JPS59229661A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0309330A2 (en) * | 1987-09-19 | 1989-03-29 | Fujitsu Limited | Access priority control system for main storage for computer |
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