JPH0277866A - マルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、複数個のプロセッサが一つの共通バスを介
して結合される装置であって、とくに共通メモリのメモ
リ容量を拡張するようにしたマルチプロセッサ装置に関
する。

【従来の技術】

第９図は、基本的なマルチプロセンサ装置の構成を示し
ている。１は共通ハスで、コントロールバス２．データ
バス３．アドレスバス４．共通バス使用許可信号群５．
共通バス使用調停回路６を構成要素とする。７はプロセ
ッサで、制御回路８゜データバスドライバ・レシーバ９
．アドレスバスドライバ１０．演算部１１．内部メモリ
１２．内部ハス１３を構成要素とする。１４は共通メモ
リで、制御回路１５．データバスドライバ・レシーバ１
６．アドレスハ゛スレシーパ１７．メモリブロック１８
．　内部データバス１９．内部アドレスバス２０を構成
要素とする。 コントロールバス２は、共通ハス１とそれに結合される
プロセッサ７および共通メモリ１４とのインターフェイ
スを制御するための信号群、制御回路８は、プロセッサ
７と共通バス１とのインターフェイスを制御する回路、
また制御回路１５は、共通メモリ１４と共通バス１との
インターフェイスを制御する回路である。共通ハス使用
調停回路６は、同時に複数のプロセッサからの共通バス
使用要求に際して一つのプロセッサのみに共通バス使用
権を与えるための回路で、各プロセッサに一対一に対応
した共通ハス使用許可信号群６の内から共通バス使用権
を与えるプロセッサに対応する信号線を活性状態にする
ものである。内部データバス１９は、データバスドライ
バ・レシーバ１６を、内部アドレスバス２０は、アドレ
スバスレシーバ１７を通してそれぞれデータバス３．ア
ドレスバス４とメモリブロック１８とを接続するもので
ある。メモリブロック１８は、アドレス線としてアドレ
スバス４の信号線の本数分を、データ線としてデータバ
ス３の信号線の本数分を、それぞれもったＲＯＭあるい
はＲＡＭで構成されるメモリ素子群である。 第９図において共通メモ１月４のメモリ容量は、メモリ
ブロック１８の容量と等しく、０本の信号線をもったア
ドレスバス４による共通メモ１月４がもつメモリ容量は
、■ワードをデータバス３の信号線の本数とした場合、
２１１ワードとなる。さて従来、この２″ワードの共通
メモリがもつメモリ容量を拡張す方式として次に示す二
つがある。 （１）拡張アドレスバスを追加する方式第１０図は、拡
張アドレスバスを追加してメモリ容量を拡張した場合の
マルチプロセッサ装置の構成を示している。第９図の基
本的な構成に対して、共通ハス２１の構成要素として、
共通ハス１に拡張アドレスバス２２を、プロセッサ２３
の構成要素としてプロセッサ７に拡張アドレスバスドラ
イバ２４を、共通メモリ２５の構成要素として共通メモ
１月４に拡張アドレスバスレシーバ２６．デコーダ２７
．メモリブロック識別信号群２８．メモリブロック選択
信号群２９および複数のメモリブロック１８を追加する
。 プロセッサ２３が共通ハス２１を介して共通メモリ２５
をアクセスする際は、複数のメモリブロック１日の内か
ら一つを選択するために、拡張アドレスバスドライバ２
４を通して拡張アドレスバス２２上に拡張アドレスを、
メモリブロック１８内の任意のアドレスを指定するため
に、アドレスバス１ｏを通してアドレスバス４上にアド
レスをそれぞれ出力する。 共通メモリ２５では、拡張アドレスバス２２上の拡張ア
ドレスを、拡張アドレスレシーバ２６を通してメモリブ
ロック識別信号群２８としてデコーダ２７に入力する。 デコーダ２７は、複数のメモリブロック１８の内から入
力されたメモリブロック識別信号群２８に対応するメモ
リブロック１８を一つだけ選択するために、各メモリブ
ロック１８に一対一に対応したメモリブロック選択信号
群２９内の一つの信号線を活性状態にする。選択された
メモリブロック１８は、アドレスレシーバ１７を通して
アドレスバス４に接続された内部アドレスバス２０上の
アドレスを基に、データバスドライバ・レシーバ１６を
通して内部データバス１９と接続されたデータバス２に
対するデータの入出力を行なう。 このように拡張アドレスバス２２を追加することにより
２ｍ本の信号線を拡張アドレスバス２２にもたせた場合
、２″′個のメモリブロック１８をもつことが可能とな
り、共通メモリ２５のメモリ容量は、２１″×２ｎ−２
（ｌＮ＋れ）　ワードとなる。 （２）メモリブロック選択用のレジスタを設ける方式 第１１図は、メモリブロック選択用のレジスタを設けて
メモリ容量を拡張した場合のマルチプロセッサ装置の構
成を示している。第９図の基本的な構成に対して、共通
メモリ３０の構成要素として、共通メモリ１４に、デコ
ーダ２７．メモリブロック識別信号群２８．メモリブロ
ック選択信号群２９．レジスタ３１および複数のメモリ
ブロック１８を追加する。 レジスタ３１は、共通バス１を介して各プロセッサ７か
ら直接アクセスされるもので、そのレジスタ３１の内容
は、前記（１）拡張アドレスを追加する方式の拡張アド
レスバス２２上の拡張アドレスと同様に扱われる。プロ
セッサ７が共通ハス１を介して共通メモリ３０をアクセ
スする際は、共通ハス１を２回使用して行なわれる。 １回目の共通バス１の使用では、複数のメモリブロック
１８の内から一つを選択するために、プロセッサ７は共
通バス１を介してレジスタ３１の内容を操作する。レジ
スタ３１の出力は、メモリブロック識別信号群２８とし
てデコーダ２７に入力される。 デコーダ２７は、複数のメモリブロック１８の内から入
力されたメモリブロック識別信号群２８に対応するメモ
リブロック１８を一つだけ選択するために、各メモリブ
ロック１８に一対一に対応したメモリブロック選択信号
群２９内の一つの信号線を活性状態にする。 ２回目の共通バス１の使用では、プロセッサ７は先の共
通ハス１の使用で選択されたメモリブロック内の任意の
アドレスを指定するために、アドレスドライバ１０を通
してアドレスバス４上にアドレを出力する。選択されて
いるメモリブロック１８は、アドレスバスレシーバ１７
を通してアドレスバス４に接続された内部アドレスバス
２０上のアドレスを基に、データバスドライバ・レシー
バ１６を通して内部データバス１９と接続されたデータ
バス２に対するデータの入出力を行なう。ただし、この
２回の共通バスｌを使用している間、他のプロセッサ７
によりメモリブロック選択用のレジスタ３１の内容が書
き換えられるのを防ぐために、共通バス使用権を連続し
てもつことによって他のプロセッサ７の共通バス使用を
待たせることが必要となる。 このようにメモリブロック選択用のレジスタ３１を設け
ることにより、レジスタ３１がメモリブロック識別信号
群２８としてに本の信号線を出力するとした場合、２に
個のメモリブロック１８をもっことが可能となり、共通
メモリ３ｏのメモリ容量は、２　Ｋ×２　ｎ　＝＝　２
　（Ｋｉｎ）　ｒ）−ドとなる。

【発明が解決しようとする課題】

以上説明したように、従来の技術では、次のような欠点
がある。 まず前記の（１）拡張アドレスバスを追加する方式にお
いては、共通バス拡張アドレス５を追加することにより
、各プロセッサ７に拡張アドレスバスドライバ２４の追
加を伴ない、マルチプロセッサ装置全体のハードウェア
量の増加を招き、このシステムを用いた装置のコスト増
大と大形化につながる。 次の（２）メモリブロック選択用のレジスタを設ける方
式においては、通常の共通バスを介した共通メモリに対
するアクセスの他に、共通バスを使用したメモリブロッ
ク選択用のレジスタ３１の操作が追加されたことで、プ
ロセッサ・共通メモリ間のデータ転送に要する共通バス
使用時間が増加し、マルチプロセッサ装置の共通バスを
介したプロセッサ・共通メモリ間のデータ転送能力が低
下する。 さらにまた、（１）拡張アドレスバスを追加する方式、
（２）メモリブロック選択用のレジスタを設ける方式の
両方式に共通して言えることは、各プロセッサが共通メ
モリ上の全領域をアクセス可能であることによって、長
所として各プロセッサ間の情報交換に用いられる共通メ
モリ上の領域を割り振る際に冗長性がある反面、欠点と
して一部のプロセッサのプログラム誤りにより予め定め
られている各々のプロセッサがアクセスを行なってよい
共通メモリ上の領域以外にデータ操作を行なうおそれが
出てくる、という点である。 この発明の課題は、従来の技術がもつ以上の問題点を解
消し、共通メモリの容量を拡張するとともに、共通バス
やプロセッサに特別なハードウェアを追加する必要がな
く、また共通バスを介したプロセッサ・共通バス間のデ
ータ転送能力を低下させず、さらに信顛性の高いマルチ
プロセッサ装置を提供することにある。

【課題を解決するための手段】

この課題を解決するために、本発明に係るマルチプロセ
ッサ装置は、 複数個のプロセッサが一つの共通バスを介して結合され
る装置において、 一時には前記各プロセッサの一つだけにこれに対応する
前記共通バスの使用権を与える使用許可信号を出力する
共通バス使用調停回路と；前記各プロセッサから前記共
通ハスを介してアクセスされるとき、前記各プロセッサ
のアクセスすべきアドレスがこれに対応するアドレスバ
ス信号と前記使用許可信号とによって識別される共通メ
モリと；を備える。

【作　用】

各プロセッサから共通バスを介して共通メモリにアクセ
スするとき、このアクセスすべきアドレスが、これに対
応するアドレスバス信号と、共通ハス使用調停回路から
出力され一時には−プロセッサだけに共通バス使用権を
与える使用許可信号とによって識別される。

【実施例】

この発明の一実施例について以下に図面を参照しながら
説明する。第１図にはマルチプロセッサ装置の共通的な
構成図、第２図には共通メモリの共通的な構成図、第３
′図はこの一実施例における共通メモリのデコーダの論
理回路図である。 第１図において、■は４個までのプロセッサを結合でき
る共通バスで、コントロールバス２．データバス３．ア
ドレスバス４，４本の共通バス使用許可信号５ａ〜５ｄ
、および共通バス使用調停回路６を構成要素とする。７
ａ〜７ｄはプロセッサで、第９図に示すプロセッサ７と
同一の構成要素からなり、第１図では詳細な構成要素の
図示を省略しである。３２は共通メモリで、第２図に示
す構成要素からなる。 共通バス使用調停回路６は、同時に複数のプロセッサか
らの共通バス使用要求に際して４個のプロセッサ７８〜
７ｄ内の一つのプロセッサのみに共通バス使用権を与え
るための回路である。すなわち、プロセッサ７ａ＝７ｄ
に一対一に対応した共通バス使用許可信号５ａ〜５ｄの
内から共通バス使用権を与えるプロセッサに対応する信
号線を活性状態（“Ｈ”状態）にするものであり、この
場合のプロセッサ７ａ〜７ｄと共通バス使用許可信号５
ａ〜５ｄの対応は次の通りである。プロセンサ７ａ　：
共通バス使用許可信号５ａ、以下同じ＜７ｂ　　　：５
ｂ　　、　７ｃ　　　：５ｃ、　　７ｄ　　　：５ｄ　
　０第２図で示す共通メモリ３２は、制御卸回路１５．
データバスドライバ・レシーバ１６．アドレスバスレシ
ーバ１７、内部データバス１９、内部アドレスバス３５
．２本のメモリブロック識別アドレス信号３６ａ。 ３６ｂ１デコーダ３４．７個のメモリブロック３３ａ〜
３３ｇ、および７木のメモリブロック選択信号２９ａ〜
２９ｇを構成要素とする。制御回路１５は、コントロー
ルバス２と接続されて共通メモリ３２と共通バス１との
インターフェイスを制御する回路であり、データバスド
ライバ・レシーバ１６は、データバス３を内部データバ
ス１９としてメモリブロック３３ａ〜３３ｇに接続する
ためのドライバ・レシーバであす、アドレスレシーバ１
７は、アドレスバス４の２本の信号線をメモリブロック
識別アドレス信号３６ａ、３６ｂとしてデコーダ３４に
接続し、残りのアドレスバス４の信号線を内部アドレス
バス３５としてメモリブロック３３ａ〜３３ｇに接続す
るためのレシーバである。 ７個のメモリブロック３３ａ〜３３ｇは、アドレス線と
して内部アドレスバス３５の信号線の本数分を、データ
線として内部データバス１９の信号線の本数分を、それ
ぞれもったＲＯＭあるいはＲＡＭで構成されるメモリ素
子群である。またデコーダ３４は、メモリブロック識別
アドレス信号３５ａ　、　３６ｂと４本の共通バス使用
許可信号５８〜５ｄを入力信号として、７個のメモリブ
ロック３３ａ〜３３ｇの内から前記入力信号に対応した
一つのメモリブロックを選択するために、メモリブロッ
ク３３ａ〜３３ｇに一対一に対応した７本のメモリブロ
ック選択信号２９ａ〜２９ｇの一つの信号線を活性状態
（“Ｈ”状態）にするものである。なお、メモリブロッ
ク３３ａ〜３３ｇとメモリブロック選択信号２９ａ〜２
９ｇとの対応は次の通りである。メモリブロック３３ａ
：メモリブロック選択信号２９ａ、以下同じ＜３３ｂ　
　：２９ｂ、３３ｃ　：　２９ｃ　、３３ｄ　：　２９
ｄ　、３３ｅ　：　２９ｅ　、３３ｆ　：　２９ｆ　。 ３３ｇ　：　２９ｇ　０ 第３図の論理回路は、デコーダ３４の入出力論理を実現
するのにＮＯＴ回路３７，３人力ＡＮＤ回路３８．４人
力ＯＲ回路３９．および２人力ＯＲ回路４０を用いた場
合を示し、共通バス使用許可信号５８〜５ｄ、メモリブ
ロック選択信号２９ａ〜２９ｇの活性状態を“Ｈ”状態
として扱っている。なお、第４図は第３図の論理回路図
に係る真理値対応図であり、共通ハス使用調停回路６に
より共通バス使用許可信号５ａ〜５ｄは必ず一つの信号
線のみが活性状態とされることから、ここでは実際に入
力されない条件は省略しである。なお、第４図において
、＊印は任意の状態を示している。 第１図、第２図、第３図に示すマルチプロセッサ装置の
構成は、共通メモリ３２に全てのプロセッサ７ａ〜７ｄ
がアクセス可能なメモリブロック３３ａと各プロセッサ
間相互にアクセス可能な６個のメモリブロック３３ｂ〜
３ｇを設けたものである。なお、プロセッサ７ａ〜７ｄ
がメモリブロック識別アドレス信号３３ａ、３３ｂに対
応するアドレス４の信号線に任意の状態を出力してアク
セスできるメモリブロックは、次表の示す通りになる。 表１ 第５図は、前記のプロセッサ７８〜７ｄとメモリブロッ
ク３３ａ〜３３ｇとのアクセスに関する関係を示すアク
セス相関図であり、同図において、メモリブロック３３
ａは４個のプロセッサ７ａ〜７ｄの全てから、メモリブ
ロック３３ｂはプロセッサ７ａ、７ｂから、メモリブロ
ック３３ｃはプロセッサ７ａ、７ｃから、メモリブロッ
ク３３ｄはプロセッサ７ａ、７ｄから、メモリブロック
３３ｅはプロセッサ７ｂ、マＣから、メモリブロック３
３ｆ　はプロセッサ７ｂ、７ｄから、メモリブロック３
３ｇはプロセッサ７ｃ、７ｄから、それぞれアクセス可
能であることを表わしている。 次に、−例として、プロセッサ７ｂがプロセッサ７ｃに
ある情報を渡すために、メモリブロック３３ｅの予め定
められたアドレスに共通バス１を介してアクセスする過
程を説明する。プロセッサ７ｂは共通ハス使用要求を行
ない、それを受けて共通バス使用調停回路６は、プ、ロ
セッサ７ｂが共通バス使用権を与えるべきプロセッサで
あると判断した時点で共通バス使用許可信号５ｂのみを
活性状態とする。共通バス使用権を得たプロセッサ７ｂ
は、メモリブロック識別アドレス信号３６ａ　、　３６
ｂに対応するアドレス４の信号線にはそれぞれ“Ｌ”状
態、　“Ｈ”状態を、残りのアドレス４の信号線には予
め定められたアドレスを出力すると共に、データバス２
上にデータを出力する。共通メモリ３２のデコーダ３４
は、アドレスバスレシーバ１７を通してメモリブロック
識別アドレス信号３６ａ、３６ｂに接続されたアドレス
バス４の信号線がそれぞれ“Ｌ”状態、“Ｈ”状態であ
ることと、共通バス使用許可信号５ｂのみが活性状態で
あることによって、メモリブロック３３ｅを選択するた
めにメモリブロック選択信号２９ｅのみを活性状態とす
る。 選択されたメモリブロック３３ｅは、アドレスバスレシ
ーバ１７を通してアドレスバス４に接続された内部アド
レスバス３５上のアドレスに、データバスドライバ・レ
シーバ１６を通してデータバス３に接続された内部デー
タバス１９上のデータを格納する。 次に、別の実施例について、第６図、第７図。 第８図を参照しながら説明する。この別の実施例は、先
程の実施例とはプロセッサ７ａ〜７ｄとメモリブロック
３３ａ〜３３ｇのアクセスに関する関係が異なる。第６
図はデコーダ３４の別の論理回路図である。第６図の論
理回路は、デコーダ３４の先程の実施例とは異なる入出
力論理を実現するために、ＮＯＴ回路３７，３人力ＡＮ
Ｄ回路３８，２人力ＯＲ回路４０．および２人力ＡＮＤ
回路４１を用いた場合を示し、先程の実施例と同様に共
通バス使用許可信号５ａ〜５ｄ、メモリブロック選択信
号２９ａ〜２９ｇの活性状態を“Ｈ”状態として扱って
いる。 なお、第７図は第６図の論理回路図に係る真理値対応図
であり、先程の実施例の第４図と同様に実際に入力され
ない条件は省略しである。 第１図、第２図、第６図によるマルチプロセッサ装置の
構成は、共通メモリ３２に、全てのプロセッサ７８〜７
ｄからアクセス可能なメモリブロック３３ａと、２個の
プロセッサ７ａ、７ｄからアクセス可能な３個のメモリ
ブロック３３ｂ、　３３ｃ、　３３ｄ　と、残りの２個
のプロセッサ７ｃ、７ｄからアクセス可能な３個のメモ
リブロック３３ｅ、　３３ｆ　、　３３ｇ　とを設けた
ものである。なお、プロセッサ７ａ〜７ｄがメモリブロ
ック識別アドレス信号３６ａ、３６ｂに対応するアドレ
スバス４の信号線に任意の状態を出力してアクセスでき
るメモリブロックは次表に示す通りになる。 第８図は、前記のプロセッサ７８〜７ｄとメモリブロッ
ク３３ａ〜３３ｇとのアクセスに関する関係を示すアク
セス相関図であり、同図においてメモリブロック３３ａ
は４個のプロセッサ７ａ〜７ｄの全てから、メモリブロ
ック３３ｂ、　３３ｃ、　３３ｄはプロセッサ７ａ、７
ｂから、メモリブロック３３ｅ、　３３ｆ　、　３３ｇ
はプロセッサ７ｃ、７ｄからそれぞれアクセス可能であ
ることを表わしている。 以上の二つの実施例において、アドレスバス４がｎ本の
信号線をもっている場合、２本の信号線をメモリブロッ
ク識別アドレス信号３６ａ　、　３６ｂとして用いるの
で、内部アドレスバス３５は（ｎ　−２）本の信号線を
もつことになり、メモリブロック３３ａ〜３３ｇのそれ
ぞれのメモリ容量は、■ワードをデータ３の信号線の本
数とした場合、２　ｆｎ−２１ワードとなる。したがっ
て、共通メモリ３２のメモリ容量は、７　Ｘ　２　（１
１−２１ワードとなる。このことは、第９図に示した基
本的なマルチプロセッサ装置の共通メモ１月４と比較す
ると、共通メモリ３２は同一の共通バス１を用いて（７
Ｘ　２　”−”／２’）一７／４倍のメモリ容量をもつ
ことになる。なお、ＲＯＭ等の記憶素子を用いてデコー
ダ３４の論理回路を実現することにより、プロセッサ７
ａ〜７ｂとメモリブロック３３ａ〜３３ｇのアクセスに
関する関係をＲＯＭ等の記憶内容の書き換えのみで容易
に変更することが可能となる。また、４個以上のプロセ
ッサが結合できるマルチプロセッサ装置においても、前
記の一実施例および別の実施例同様の考え方で、共通バ
ス使用許可信号を、アドレスの識別に用いる信号線に加
えることにより共通メモリのメモリ容量を拡張すること
が可能である。

【発明の効果】

以上説明したように、この発明においては、各プロセッ
サから共通バスを介して共通メモリにアクセスするとき
、このアクセスすべきアドレスが、これに対応するアド
レスバス信号と、共通バス使用調停回路から出力され一
時には−プロセッサだけに共通バス使用権を与える使用
許可信号とによって識別される。 したがって、この発明によれば、従来の技術に比べ次の
ようなすぐれた効果がある。 （１）共通メモリのメモリ容量を拡張することができる
。 （２）共通バスに拡張アドレスバスを、またプロセッサ
に拡張アドレスドライ八等のハードうエアを追加する必
要がない。 （３）共通メモリへのアクセスが１回の共通バス使用に
よって可能なため、プロセッサ・共通メモリ間のデータ
転送能力を低下させることがない。 （４）ハードウェア的に各プロセッサのアクセス可能な
共通メモリ上の領域が限定されるため、一部のプロセッ
サに生じるプログラム誤りによって他のプロセッサ間の
情報交換に用いられる共通メモリ上の領域のデータが破
壊されるのが防止され、したがって、マルチプロセッサ
装置の信転性を向上させることができる。

【図面の簡単な説明】

第１図は本発明に係る実施例を共通的に示す構成図、 第２図はこの実施例における共通メモリを共通的に示す
構成図、 第３図は本発明に係る一実施例における共通メモリのデ
コーダの論理回路図、 第４図は第３図の論理回路図に係る真理値対応図、第５
図は一実施例におけるプロセッサとメモリブロックとの
アクセス相関図、 第６図は本発明に係る別の実施例における共通メモリの
デコーダの論理回路図、 第７図は第６図の論理回路図に係る真理値対応図、第８
図は別の実施例におけるプロセッサとメモリブロックと
のアクセス相関図、 第９図は基本的なマルチプロセッサ装置の構成図、第１
０図は一従来例の構成図、 第１１図は別の従来例の構成図である。 符号説明 ｔ：共Ｊパス、２ニコントロールパス、３：データバス
、４ニアドレスパス、 ５ａ、５ｂ、５ｃ、５ｄ　　：共通バス使用許可信号、
６：共通バス使用調停回路、 ７ａ、　７ｂ、　７ｃ、　７ｄ　　：　：プロセッサ、
１５：制御回路、 １６：データバスドライバ・レシーバ、１７：アドレス
バスレシーバ、 １９：内部データバス、 ２９ａ〜２９ｇ＝メモリブロック選択信号、３２：共通
メモリ、 ３３ａ〜３３ｇ：メモリブロック、３４：デコーダ、３
５：内部アドレスバス、 ３６ａ、３６ｂ　　：メモリブロック識別アドレス信号
。

Claims (1)

【特許請求の範囲】
1. １）複数個のプロセッサが一つの共通バスを介して結合
   される装置において、一時には前記各プロセッサの一つ
   だけにこれに対応する前記共通バスの使用権を与える使
   用許可信号を出力する共通バス使用調停回路と；前記各
   プロセッサから前記共通バスを介してアクセスされると
   き、前記各プロセッサのアクセスすべきアドレスがこれ
   に対応するアドレスバス信号と前記使用許可信号とによ
   って識別される共通メモリと；を備えることを特徴とす
   るマルチプロセッサ装置。