JPH01305460A - プロセッサ間通信方式 - Google Patents

プロセッサ間通信方式

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JPH01305460A
JPH01305460A JP63135725A JP13572588A JPH01305460A JP H01305460 A JPH01305460 A JP H01305460A JP 63135725 A JP63135725 A JP 63135725A JP 13572588 A JP13572588 A JP 13572588A JP H01305460 A JPH01305460 A JP H01305460A
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processor
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epu
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    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムにおけるプロセッ
サ間の通信方式に関する。
〔従来の技術〕
従来、複数のプロセッサが共通バスに接続されたマルチ
プロセッサシステムにおけるプロセッサ間通信方式は、
以下の様な方式で実現されていた。
すなわち、自プロセッサから他プロセツサへの通信要求
が発生すると、通信要求先であるプロセッサに割当てら
れた通信要求先プロセッサ番号をプロセッサ間通信コマ
ンドと共に共通バス上に送出する。共通バスに接続され
ている各プロセッサは、共通バス上のコマンド信号を常
に監視し、コマント信号としてプロセッサ間通信コマン
ドが送出されたことを認識すると、通信要求先プロセッ
サ番号と自プロセッサに予め割当てられている自プロセ
ッサ番号とを比較し、これらの番号が一致した場合は自
プロセッサへの通信要求であると判断し、ファームウェ
アへの割込み要求を出すことでプロセッサ間の通信を実
現していた。
〔発明が解決しようとする課題〕
上述した従来のプロセッサ間通信方式は、プロセッサが
中央処理装置(以下、EPUと称す、)である場合のB
PU間の通信の様に、相互のプロセッサが対等の関係に
ある場合は、通信相手先が指定できるため、非常に有効
な方式である。
ところが、共通バス上のプロセッサ間の関係に、複数の
上位プロセッサから成る上位プロセッサ群と複数の下位
プロセッサから成る下位プロセッサ群とが存在する場合
は、上位プロセッサ群の中のある上位プロセッサは、下
位プロセッサ群の中のある下位プロセッサを指定して通
信を行い、処理要求を発行する。これに対し、下位プロ
セッサ群の中のある下位プロセッサから上位プロセッサ
への処理要求は、上位プロセッサ群の中のどの上位プロ
セッサが行っても良い場合がある。
例えば、共通バス上に複数のEPUとチャネル処理装置
(以下、IOPと称す、)が接続された場合、EPUの
各々は上位プロセッサであり、IOPは下位プロセッサ
となる。このとき、EPUからIOPへのプロセッサ間
通信は、IOPに対する入出力(以下、Iloと称す。
)動作依頼を要求するものであり、IOP配下の接続機
器が特定されるため、IOPのプロセッサ番号を指定し
たプロセッサ間通信要求となる。
逆に、IOPからEPUへのプロセッサ間通信は、IO
P配下の接続機器もしくはIOP内で事象が発生した場
合に上位のEPUへ通知するものであり、事象の処理を
どのBPUからでも処理できる構造となっていれば、処
理要求はいずれのEPUが受取ってもさしつかえないこ
とになる。
このような構成をとるマルチプロセッサシステムでは、
下位プロセッサからの処理要求をいずれの上位プロセッ
サが処理すべきかは、一定の従属関係を決めおく方法が
考えられる。このとき、従属関係の設定に際し、シス・
テム構成全体を知っている上位プロセッサが行った方が
都合がよいこと、また、上位プロセッサが故障によって
ダウンした場合の従属関係の再設定は、上位プロセッサ
側の障害処理の一部として行うことができる等の理由に
より、下位プロセッサからの通信要求をどの上位プロセ
ッサが処理すべきかは、上位プロセッサ側で判断した方
がシステム全体として簡潔に処理ができる。
従って、前述した従来のプロセッサ間通信方式では、下
位プロセッサから上位プロセッサへの通信要求について
は、下位プロセッサ側で通信要求先である上位プロセッ
サのプロセッサ番号を指定しなければならず、また、下
位プロセッサ側で上位プロセッサの状態を意識しなけら
ばならない等、本来、上位プロセッサ側で管理できるも
のを下位プロセッサ側でも処理を行わなければならず、
下位プロセッサ側でのハードウェア、ファームウェアの
処理負担が大きなものになってしまうという問題がある
〔課題を解決するための手段〕
本発明によるプロセッサ間通信方式は、少なくとも第1
及び第2のプロセッサが共通バスに接続されたマルチプ
ロセッサシステムにおけるプロセッサ間の通信方式にお
いて、 前記第1のプロセッサは、自プロセッサが前記第2のプ
ロセッサへ通信要求を行う場合に、自プロセッサに予め
割当てられている自プロセッサ番号を通信要求元プロセ
ッサ番号としてプロセッサ間通信コマンドと共に前記共
通バスに送出する手段を有し、前記第2のプロセッサは
、通信相手先のプロセッサを指定する通信相手先プロセ
ッサ番号を保持する通信相手先保持手段と、前記プロセ
ッサ通信コマンドを前記共通バスを介して受信した時に
、前記通信要求元プロセッサ番号と前記通信相手先保持
手段に保持された前記通信相手先プロセッサ番号とを比
較することにより、自プロセッサへの通信要求であるか
否かを識別する手段とを有することを特徴とする。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
第2図を参照すると、本発明によるプロセッサ間通信方
式が適用されるマルチプロセッサシステムは、上位プロ
セッサとしての第0乃至第3のEPUloo、101.
102、及び103と、下位プロセッサとしての第0乃
至第3のl0P110.111.112、及び113と
、主記憶装置(以下、MMUと称す。)120とを有し
、これら装置は共通バスであるシステムバス130上に
接続されている。
ここで、上位プロセッサ及び下位プロセッサに割当てら
れたプロセッサ番号としては、2進数で、第0乃至第3
のEPU100〜103には、′0000”、“000
1”、”0010”、及び“0011″が、第0乃至第
3のl0P110〜113には、’0100″、”01
01″、”0110’、及び“0111”が、それぞれ
、割当てられているものとする。
各プロセッサは、システムバス130を介してプロセッ
サ間での通信を行う、ここで、プロセッサ間通信の種類
としては、EPU間相互の通信、EPUからIoPへの
通信、及びIOPからEPUへの通信の3種類が考えら
れる。
第1図を参照すると、本発明を実現する第2図の第0の
EPLJlooの要部の構成が示されている。
他のEPU、即ち、第1乃至第3のEPUlol乃至1
03も第0のEPUlooと同様の構成を有する。
先ず、第0のEPUlooが送信元となって他のプロセ
ッサへ通信要求を行う場合、主処理部(図示せず)より
、信号線1を介してコマンド情報、通信先プロセッサ番
号情報、及び通信元プロセッサ番号情報を、それぞれ、
コマンドレジスタ(CMD)2、通信先プロセ・ツサ番
号レジスタ(DEST)3、及び通信元プロセッサ番号
レジスタ(SRC)4にセットし、ドライパラを介して
システムバス130中のコマンドバス(CMD  BU
S)6へ送出することにより、通信要求を行う。
また、主処理部より、信号線7を介してアドレス/デー
タ情報をアドレス/データレジスタ(ADR/DATA
)8にセットし、ドライバ9を介してシステムバス13
0中のアドレス/データバス(ADR/DATA  B
US)10へ送出することにより、メモリアクセス要求
を行う。
他のEPUからの通信要求を表すコマンドバス6上の信
号(コマンド情報、通信先プロセッサ番号情報、及び通
信元プロセッサ番号情報)は、レシーバ11を介して、
コマンド受付レジスタ(RCMD)12、通信先プロセ
ッサ番号受信レジスタ(RDEST)13、及び通信元
プロセッサ番号受信レジスタ(R3RC)14に、常時
セットされる。
コマンド受付レジスタ12の内容は、信号線15を介し
て、コマンドデコード部(CMDデコード部)16へ送
られ、ここで、EPU間通信コマンドであることが判別
されると、信号線17を介して、論理“1”レベルのE
PU間通信要求信号が主処理部へ送出されると共に、通
信先プロセッサ番号受信レジスタ13の出力である通信
先プロセッサ番号信号が信号線18を介して主処理部へ
送られる。主処理部は、自EPUに割当てられた自プロ
セッサ番号と、信号線18を介して送られてくる通信先
プロセッサ番号信号の表す通信先プロセッサ番号とを比
較し、一致した場合、即ち、通信先プロセッサ番号が“
0000″のとき、には、自EPUへの通信要求である
と、認識することができる。
上述した通信方式は、従来から行われてきたものと同じ
方式であり、プロセッサ間の通信に際して、通信元プロ
セッサが常に通信先のプロセッサ番号を共通バスに送出
することにより、通信先のプロセッサ間 る。
次に、本発明の通信方式について、第0のl0P110
から第0のEPUlooへの通信を行う場合を例にあげ
て説明する。
本実施例では、第O乃至第3のEPU100〜103と
第0乃至第3のl0P110〜113との間で互いに従
属関係があるとする。この従属関係は、EPUIIII
で管理され、自EPUと従属関係にあるIOPのIOP
番号に対応するビットが、論理“1″レベルとして、I
OP番号レジスタ(IOPN)19にセットされる様に
なっている。この設定は、主処理部より、信号線20を
介して■OP番号セット信号をIOP番号レジスタ1つ
へ送出することによりなされ、任意の値を設定すること
ができる。
第0のl0P110は、コマンドバス6へ、■0P3f
fi信コマンドと通信元プロセッサ番号、即ち、自IO
P番号である“0100”を送出する。
第0のEPUlooでは、コマンドバス6の内容を、コ
マンド受付レジスタ12、通信先プロセッサ番号受信レ
ジスタ13、及び通信元プロセッサ番号受信レジスタ1
4へ取込む。
コマンド受付レジスタ12の内容は、コマンドデコード
部16へ送られ、ここで、IOP通信コマンドであるこ
とが判別されると、信号線21を介して論理“1″レベ
ルのIOP通信要求信号が通信要求判別部22へ送られ
る。
第3図を参照すると、第1図に示された通信要求判別部
22とIOP番号レジスタ19と通信元グロセッサ番号
受信レジスタ14との詳細な構成が示されている。
通信要求判別部22は、IOP番号レジスタ19の内容
と通信元プロセッサ番号受信レジスタ14の内容とを比
較し、これらの内容が一致し、かつIOP通信要求信号
が論理“1”レベルである場合に、論理“1”レベルの
IOP通信要求受付は信号を信号線23を介して割込み
要求レジスタ(I N T)24(第1図)へ送出する
ものである。
以下、第3図を参照して、IOP番号レジスタ19、通
信元プロセッサ番号受信レジスタ14、及び通信要求判
別部22の構成及び動作について詳細に説明する。
10P番号レジスタ19には、前述したように、第0の
EPUlooと従属関係のあるIOP番号がIoP番号
対応にセットされる様になってい“る。
詳細にいうと、IOP番号レジスタ19は、第0乃至第
3のIOPレジスタ190.191.192、及び19
3から成る0本実施例では、第0のEPUlooは第0
のl0P110と従属関係があるとしているので、第3
図に示されるように、第0のIOPレジスタ190に論
理“1”レベルがセットされ、他のIOPレジスタ、即
ち、第1乃至第3の■oPレジスタ191〜193には
、論理′0″レベルがセットされている。このIOP番
号レジスタ19の出力信号(内容)は、通信要求判別部
22へ送出される。すなわち、第O乃至第3のIOPレ
ジスタ190〜193の出力信号は、それぞれ、第0乃
至第3のアンドゲート220.221.222、及び2
23へ送出される。
一方、通信元プロセッサ番号受信レジスタ14は、通信
元プロセッサ番号の第0乃至第3のビットを保持する4
ビツト長のレジスタである。ここで、第0のビットは最
下位ビットを表し、第3のビットは最上位ビットを表す
、詳細にいうと、通信元プロセッサ番号受信レジスタ1
4は、それぞれ、通信元プロセッサ番号の第0乃至第3
のビットを保持するための第0乃至第3の受信レジスタ
140.141.142、及び143から成る0本実施
例では、第Oのl0P110からの通信要求であるとし
ているので、第3図に示される如く、第0乃至第3の受
信レジスタ140〜143には、それぞれ、論理“0”
、′0”、“1”、及び“0”レベルがセットされてい
る。通信元プロセッサ番号受信レジスタ14の出力信号
(内容)は、通信要求判別部22へ送出される。
第0の受信レジスタ140の出力信号は、インバータ2
24を介して、第0及び第2のアンドゲート220及び
222に供給されている。また、第Oの受信レジスタ1
40の出力信号は、直接、第1及び第3のアンドゲート
221及び223に供給されている。
第1の受信レジスタ141の出力信号は、インバータ2
25を介して、第0及び第1のアンドゲート220及び
221に供給されている。また、第1の受信レジスタ1
41め出力信号は、直接、第2及び第3のアンドゲート
222及び223に供給されている。
従って、本実施例の場合、第0のアンドゲート220の
出力のみが論理“1”レベルで、他の第1乃至第3のア
ンドゲート221〜223の出力は、論理“0”レベル
である。第0乃至第3のアンドゲ−ト220〜223の
出力は、オアゲート226に供給されている0本実施例
の場合、第0のアントゲ−J−220の出力が論理“1
”レベルであるので、オアゲート226の出力も論理“
1”レベルとなる。
オアゲート226の出力は、アンドゲート221に供給
されている。アンドゲート227には、コマンドデコー
ド部1G(第1図)からIOP通信要求1=号が供給さ
れている。さらに、アントゲ−1−227には、第2の
受信レジスタ142の出力信号と、インバータ228を
介して第3の受信レジスタ143の出力信号とが供給さ
れている。本実施例では、IOP通信要求信号が論理“
1”レベルであり、第2及び第3の受信レジスタ142
及び143の出力信号がそれぞれ論理″1”及び“0”
レベルであるので、アンドゲート227の出力は論理“
1″レベルとなる。このアンドゲート227の論理“1
”レベルの出力は、IOP通信要求受付は信号として、
信号線23を介して、割込み要求レジスタ24(第1(
21)八〇(給される。
従って、割込み要求レジスタ24は論理“1”レベルに
セットされ、論理“1”レベルの割込み要求信号を信号
線25を介して主処理部へ送出する。
これにより、第0のEPtJlooの主処理部は、第0
のl0P110からのプロセッサ間通信要求があったこ
とを認識することができる。
本実施例では、第0のEPUlooが第0のl0P11
0と従属関係がある場合について説明したが、第0のE
PUlooが他のIOPと従属間係がある場合について
も、同様に説明することができる。
また、他のEPU、即ち、第1乃至第3のEPU101
〜103についても、同様に説明することができる。
〔発明の効果〕
以上説明したように、本発明は、プロセッサ間通信に際
して通信元プロセッサが通信先プロセッサを指定するの
ではなく、通信元プロセッサは、自プロセッサ番号を送
出するだけでプロセッサ間通信を実現することが可能と
なった。特に、プロセッサ間に上位、下位の関係がある
場合は、上位プロセッサのみが一元的にシステム構成を
管理することができる様になると共に、通信元プロセッ
サである下位プロセッサの負担を大きく軽減することが
できるという効果がある。
【図面の簡単な説明】
第1図は本発明のプロセッサ間通信方式を実現するマル
チプロセッサシステムの中の一つのプロセッサの要部の
構成を示すブロック図、第2図は本発明によるプロセッ
サ間通信方式が適用されるマルチプロセッサシステムの
構成を示すブロック図、第3図は第1図中の通信要求判
別部、IOP番号レジスタ、及び通信元プロセッサ番号
受信レジスタの詳細な構成を示す回路図である。 2・・・コマンドレジスタ、3・・・通信先プロセッサ
番号レジスタ、4・・・通信元プロセッサ番号レジスタ
、5・・・ドライバ、6・・・コマンドバス、8・・・
アドレス/データレジスタ、9・・・ドライバ、10・
・・アドレス/データバス、11・・・レシーバ、12
・・・コマンド受付レジスタ、13・・・通信先プロセ
ッサ番号受信レジスタ、14・・・通信元プロセッサ番
号受信レジスタ、16・・・コマンドデコード部、19
・・・IOP番号レジスタ、22・・・通信要求判別部
、24・・・割込み要求レジスタ。

Claims (1)

    【特許請求の範囲】
  1. 1. 少なくとも第1及び第2のプロセッサが共通バス
    に接続されたマルチプロセッサシステムにおけるプロセ
    ッサ間の通信方式において、 前記第1のプロセッサは、 自プロセッサが前記第2のプロセッサへ通信要求を行う
    場合に、自プロセッサに予め割当てられている自プロセ
    ッサ番号を通信要求元プロセッサ番号としてプロセッサ
    間通信コマンドと共に前記共通バスに送出する手段を有
    し、 前記第2のプロセッサは、 通信相手先のプロセッサを指定する通信相手先プロセッ
    サ番号を保持する通信相手先保持手段と、前記プロセッ
    サ通信コマンドを前記共通バスを介して受信した時に、
    前記通信要求元プロセッサ番号と前記通信相手先保持手
    段に保持された前記通信相手先プロセッサ番号とを比較
    することにより、自プロセッサへの通信要求であるか否
    かを識別する手段とを有することを特徴とするプロセッ
    サ間通信方式。
JP63135725A 1988-06-03 1988-06-03 プロセッサ間通信方式 Expired - Lifetime JPH0731666B2 (ja)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2837877B2 (ja) * 1989-07-04 1998-12-16 キヤノン株式会社 通信装置および通信方法
FR2661024B1 (fr) * 1990-04-17 1994-02-04 Somfy Installation comportant plusieurs points recepteurs et plusieurs points emetteurs.
US5392399A (en) * 1992-05-18 1995-02-21 3Com Corporation Bridge system for selectively routing frame with ordering parameter identifying ordering of identifiers only based upon its source identifier
CA2155019A1 (en) * 1993-01-29 1994-08-04 August Frederick Fath Call completion system and method
US5526489A (en) * 1993-03-19 1996-06-11 3Com Corporation System for reverse address resolution for remote network device independent of its physical address
US5875306A (en) * 1996-10-01 1999-02-23 International Business Machines Corporation Reconfiguring computer resources in a distributed computer enterprise environment
JP2000341302A (ja) * 1999-05-27 2000-12-08 Sony Corp 電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5478644A (en) * 1977-12-05 1979-06-22 Nec Corp Interruption control system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4296466A (en) * 1978-01-23 1981-10-20 Data General Corporation Data processing system including a separate input/output processor with micro-interrupt request apparatus
CH632365A5 (de) * 1978-01-30 1982-09-30 Patelhold Patentverwertung Datenaustauschverfahren zwischen mehreren partnern.
US4223380A (en) * 1978-04-06 1980-09-16 Ncr Corporation Distributed multiprocessor communication system
US4667287A (en) * 1982-10-28 1987-05-19 Tandem Computers Incorporated Multiprocessor multisystem communications network
SE435975B (sv) * 1983-03-18 1984-10-29 Ellemtel Utvecklings Ab Anordning i ett datorstyrt telekommunikationssystem for att vid overforing av datainformation mellan en regional processor och en central processor medelst ett kosystem utfora lastreglering
US4660141A (en) * 1983-12-06 1987-04-21 Tri Sigma Corporation Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers
JPH0670787B2 (ja) * 1984-06-29 1994-09-07 富士通株式会社 処理装置間指令転送制御システム
GB2169174B (en) * 1984-11-28 1989-06-01 Canon Kk Data communication apparatus
US4912627A (en) * 1985-08-14 1990-03-27 Apple Computer, Inc. Method for storing a second number as a command address of a first peripheral device and a third number as a command address of a second peripheral device
US4730251A (en) * 1985-10-28 1988-03-08 International Business Machines Corporation Automatic I/O address assignment
JPH06103481B2 (ja) * 1985-11-15 1994-12-14 株式会社日立製作所 プログラムロ−デイング方式
US4953072A (en) * 1987-05-01 1990-08-28 Digital Equipment Corporation Node for servicing interrupt request messages on a pended bus
US4876664A (en) * 1987-08-26 1989-10-24 Allen-Bradley Company, Inc. Programmable controller with a dual intermodule message system
US4860003A (en) * 1988-05-27 1989-08-22 Motorola, Inc. Communication system having a packet structure field
US4894826A (en) * 1989-01-30 1990-01-16 Honeywell, Inc. Message generating communication apparatus having a message preamble format allowing parts of certain messages to be ignored

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5478644A (en) * 1977-12-05 1979-06-22 Nec Corp Interruption control system

Also Published As

Publication number Publication date
JPH0731666B2 (ja) 1995-04-10
CA1317683C (en) 1993-05-11
US5113495A (en) 1992-05-12

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