JPH01305460A - プロセッサ間通信方式 - Google Patents
プロセッサ間通信方式Info
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- JPH01305460A JPH01305460A JP63135725A JP13572588A JPH01305460A JP H01305460 A JPH01305460 A JP H01305460A JP 63135725 A JP63135725 A JP 63135725A JP 13572588 A JP13572588 A JP 13572588A JP H01305460 A JPH01305460 A JP H01305460A
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- 238000000034 method Methods 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000001419 dependent effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 206010067959 refractory cytopenia with multilineage dysplasia Diseases 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムにおけるプロセッ
サ間の通信方式に関する。
サ間の通信方式に関する。
従来、複数のプロセッサが共通バスに接続されたマルチ
プロセッサシステムにおけるプロセッサ間通信方式は、
以下の様な方式で実現されていた。
プロセッサシステムにおけるプロセッサ間通信方式は、
以下の様な方式で実現されていた。
すなわち、自プロセッサから他プロセツサへの通信要求
が発生すると、通信要求先であるプロセッサに割当てら
れた通信要求先プロセッサ番号をプロセッサ間通信コマ
ンドと共に共通バス上に送出する。共通バスに接続され
ている各プロセッサは、共通バス上のコマンド信号を常
に監視し、コマント信号としてプロセッサ間通信コマン
ドが送出されたことを認識すると、通信要求先プロセッ
サ番号と自プロセッサに予め割当てられている自プロセ
ッサ番号とを比較し、これらの番号が一致した場合は自
プロセッサへの通信要求であると判断し、ファームウェ
アへの割込み要求を出すことでプロセッサ間の通信を実
現していた。
が発生すると、通信要求先であるプロセッサに割当てら
れた通信要求先プロセッサ番号をプロセッサ間通信コマ
ンドと共に共通バス上に送出する。共通バスに接続され
ている各プロセッサは、共通バス上のコマンド信号を常
に監視し、コマント信号としてプロセッサ間通信コマン
ドが送出されたことを認識すると、通信要求先プロセッ
サ番号と自プロセッサに予め割当てられている自プロセ
ッサ番号とを比較し、これらの番号が一致した場合は自
プロセッサへの通信要求であると判断し、ファームウェ
アへの割込み要求を出すことでプロセッサ間の通信を実
現していた。
上述した従来のプロセッサ間通信方式は、プロセッサが
中央処理装置（以下、ＥＰＵと称す、）である場合のＢ
ＰＵ間の通信の様に、相互のプロセッサが対等の関係に
ある場合は、通信相手先が指定できるため、非常に有効
な方式である。
中央処理装置（以下、ＥＰＵと称す、）である場合のＢ
ＰＵ間の通信の様に、相互のプロセッサが対等の関係に
ある場合は、通信相手先が指定できるため、非常に有効
な方式である。
ところが、共通バス上のプロセッサ間の関係に、複数の
上位プロセッサから成る上位プロセッサ群と複数の下位
プロセッサから成る下位プロセッサ群とが存在する場合
は、上位プロセッサ群の中のある上位プロセッサは、下
位プロセッサ群の中のある下位プロセッサを指定して通
信を行い、処理要求を発行する。これに対し、下位プロ
セッサ群の中のある下位プロセッサから上位プロセッサ
への処理要求は、上位プロセッサ群の中のどの上位プロ
セッサが行っても良い場合がある。
上位プロセッサから成る上位プロセッサ群と複数の下位
プロセッサから成る下位プロセッサ群とが存在する場合
は、上位プロセッサ群の中のある上位プロセッサは、下
位プロセッサ群の中のある下位プロセッサを指定して通
信を行い、処理要求を発行する。これに対し、下位プロ
セッサ群の中のある下位プロセッサから上位プロセッサ
への処理要求は、上位プロセッサ群の中のどの上位プロ
セッサが行っても良い場合がある。
例えば、共通バス上に複数のＥＰＵとチャネル処理装置
（以下、ＩＯＰと称す、）が接続された場合、ＥＰＵの
各々は上位プロセッサであり、ＩＯＰは下位プロセッサ
となる。このとき、ＥＰＵからＩＯＰへのプロセッサ間
通信は、ＩＯＰに対する入出力（以下、Ｉｌｏと称す。
（以下、ＩＯＰと称す、）が接続された場合、ＥＰＵの
各々は上位プロセッサであり、ＩＯＰは下位プロセッサ
となる。このとき、ＥＰＵからＩＯＰへのプロセッサ間
通信は、ＩＯＰに対する入出力（以下、Ｉｌｏと称す。
）動作依頼を要求するものであり、ＩＯＰ配下の接続機
器が特定されるため、ＩＯＰのプロセッサ番号を指定し
たプロセッサ間通信要求となる。
器が特定されるため、ＩＯＰのプロセッサ番号を指定し
たプロセッサ間通信要求となる。
逆に、ＩＯＰからＥＰＵへのプロセッサ間通信は、ＩＯ
Ｐ配下の接続機器もしくはＩＯＰ内で事象が発生した場
合に上位のＥＰＵへ通知するものであり、事象の処理を
どのＢＰＵからでも処理できる構造となっていれば、処
理要求はいずれのＥＰＵが受取ってもさしつかえないこ
とになる。
Ｐ配下の接続機器もしくはＩＯＰ内で事象が発生した場
合に上位のＥＰＵへ通知するものであり、事象の処理を
どのＢＰＵからでも処理できる構造となっていれば、処
理要求はいずれのＥＰＵが受取ってもさしつかえないこ
とになる。
このような構成をとるマルチプロセッサシステムでは、
下位プロセッサからの処理要求をいずれの上位プロセッ
サが処理すべきかは、一定の従属関係を決めおく方法が
考えられる。このとき、従属関係の設定に際し、シス・
テム構成全体を知っている上位プロセッサが行った方が
都合がよいこと、また、上位プロセッサが故障によって
ダウンした場合の従属関係の再設定は、上位プロセッサ
側の障害処理の一部として行うことができる等の理由に
より、下位プロセッサからの通信要求をどの上位プロセ
ッサが処理すべきかは、上位プロセッサ側で判断した方
がシステム全体として簡潔に処理ができる。
下位プロセッサからの処理要求をいずれの上位プロセッ
サが処理すべきかは、一定の従属関係を決めおく方法が
考えられる。このとき、従属関係の設定に際し、シス・
テム構成全体を知っている上位プロセッサが行った方が
都合がよいこと、また、上位プロセッサが故障によって
ダウンした場合の従属関係の再設定は、上位プロセッサ
側の障害処理の一部として行うことができる等の理由に
より、下位プロセッサからの通信要求をどの上位プロセ
ッサが処理すべきかは、上位プロセッサ側で判断した方
がシステム全体として簡潔に処理ができる。
従って、前述した従来のプロセッサ間通信方式では、下
位プロセッサから上位プロセッサへの通信要求について
は、下位プロセッサ側で通信要求先である上位プロセッ
サのプロセッサ番号を指定しなければならず、また、下
位プロセッサ側で上位プロセッサの状態を意識しなけら
ばならない等、本来、上位プロセッサ側で管理できるも
のを下位プロセッサ側でも処理を行わなければならず、
下位プロセッサ側でのハードウェア、ファームウェアの
処理負担が大きなものになってしまうという問題がある
。
位プロセッサから上位プロセッサへの通信要求について
は、下位プロセッサ側で通信要求先である上位プロセッ
サのプロセッサ番号を指定しなければならず、また、下
位プロセッサ側で上位プロセッサの状態を意識しなけら
ばならない等、本来、上位プロセッサ側で管理できるも
のを下位プロセッサ側でも処理を行わなければならず、
下位プロセッサ側でのハードウェア、ファームウェアの
処理負担が大きなものになってしまうという問題がある
。
本発明によるプロセッサ間通信方式は、少なくとも第１
及び第２のプロセッサが共通バスに接続されたマルチプ
ロセッサシステムにおけるプロセッサ間の通信方式にお
いて、 前記第１のプロセッサは、自プロセッサが前記第２のプ
ロセッサへ通信要求を行う場合に、自プロセッサに予め
割当てられている自プロセッサ番号を通信要求元プロセ
ッサ番号としてプロセッサ間通信コマンドと共に前記共
通バスに送出する手段を有し、前記第２のプロセッサは
、通信相手先のプロセッサを指定する通信相手先プロセ
ッサ番号を保持する通信相手先保持手段と、前記プロセ
ッサ通信コマンドを前記共通バスを介して受信した時に
、前記通信要求元プロセッサ番号と前記通信相手先保持
手段に保持された前記通信相手先プロセッサ番号とを比
較することにより、自プロセッサへの通信要求であるか
否かを識別する手段とを有することを特徴とする。
及び第２のプロセッサが共通バスに接続されたマルチプ
ロセッサシステムにおけるプロセッサ間の通信方式にお
いて、 前記第１のプロセッサは、自プロセッサが前記第２のプ
ロセッサへ通信要求を行う場合に、自プロセッサに予め
割当てられている自プロセッサ番号を通信要求元プロセ
ッサ番号としてプロセッサ間通信コマンドと共に前記共
通バスに送出する手段を有し、前記第２のプロセッサは
、通信相手先のプロセッサを指定する通信相手先プロセ
ッサ番号を保持する通信相手先保持手段と、前記プロセ
ッサ通信コマンドを前記共通バスを介して受信した時に
、前記通信要求元プロセッサ番号と前記通信相手先保持
手段に保持された前記通信相手先プロセッサ番号とを比
較することにより、自プロセッサへの通信要求であるか
否かを識別する手段とを有することを特徴とする。
以下、本発明の実施例について図面を参照して説明する
。
。
第２図を参照すると、本発明によるプロセッサ間通信方
式が適用されるマルチプロセッサシステムは、上位プロ
セッサとしての第０乃至第３のＥＰＵｌｏｏ、１０１．
１０２、及び１０３と、下位プロセッサとしての第０乃
至第３のｌ０Ｐ１１０．１１１．１１２、及び１１３と
、主記憶装置（以下、ＭＭＵと称す。）１２０とを有し
、これら装置は共通バスであるシステムバス１３０上に
接続されている。
式が適用されるマルチプロセッサシステムは、上位プロ
セッサとしての第０乃至第３のＥＰＵｌｏｏ、１０１．
１０２、及び１０３と、下位プロセッサとしての第０乃
至第３のｌ０Ｐ１１０．１１１．１１２、及び１１３と
、主記憶装置（以下、ＭＭＵと称す。）１２０とを有し
、これら装置は共通バスであるシステムバス１３０上に
接続されている。
ここで、上位プロセッサ及び下位プロセッサに割当てら
れたプロセッサ番号としては、２進数で、第０乃至第３
のＥＰＵ１００〜１０３には、′００００”、“０００
１”、”００１０”、及び“００１１″が、第０乃至第
３のｌ０Ｐ１１０〜１１３には、’０１００″、”０１
０１″、”０１１０’、及び“０１１１”が、それぞれ
、割当てられているものとする。
れたプロセッサ番号としては、２進数で、第０乃至第３
のＥＰＵ１００〜１０３には、′００００”、“０００
１”、”００１０”、及び“００１１″が、第０乃至第
３のｌ０Ｐ１１０〜１１３には、’０１００″、”０１
０１″、”０１１０’、及び“０１１１”が、それぞれ
、割当てられているものとする。
各プロセッサは、システムバス１３０を介してプロセッ
サ間での通信を行う、ここで、プロセッサ間通信の種類
としては、ＥＰＵ間相互の通信、ＥＰＵからＩｏＰへの
通信、及びＩＯＰからＥＰＵへの通信の３種類が考えら
れる。
サ間での通信を行う、ここで、プロセッサ間通信の種類
としては、ＥＰＵ間相互の通信、ＥＰＵからＩｏＰへの
通信、及びＩＯＰからＥＰＵへの通信の３種類が考えら
れる。
第１図を参照すると、本発明を実現する第２図の第０の
ＥＰＬＪｌｏｏの要部の構成が示されている。
ＥＰＬＪｌｏｏの要部の構成が示されている。
他のＥＰＵ、即ち、第１乃至第３のＥＰＵｌｏｌ乃至１
０３も第０のＥＰＵｌｏｏと同様の構成を有する。
０３も第０のＥＰＵｌｏｏと同様の構成を有する。
先ず、第０のＥＰＵｌｏｏが送信元となって他のプロセ
ッサへ通信要求を行う場合、主処理部（図示せず）より
、信号線１を介してコマンド情報、通信先プロセッサ番
号情報、及び通信元プロセッサ番号情報を、それぞれ、
コマンドレジスタ（ＣＭＤ）２、通信先プロセ・ツサ番
号レジスタ（ＤＥＳＴ）３、及び通信元プロセッサ番号
レジスタ（ＳＲＣ）４にセットし、ドライパラを介して
システムバス１３０中のコマンドバス（ＣＭＤ ＢＵ
Ｓ）６へ送出することにより、通信要求を行う。
ッサへ通信要求を行う場合、主処理部（図示せず）より
、信号線１を介してコマンド情報、通信先プロセッサ番
号情報、及び通信元プロセッサ番号情報を、それぞれ、
コマンドレジスタ（ＣＭＤ）２、通信先プロセ・ツサ番
号レジスタ（ＤＥＳＴ）３、及び通信元プロセッサ番号
レジスタ（ＳＲＣ）４にセットし、ドライパラを介して
システムバス１３０中のコマンドバス（ＣＭＤ ＢＵ
Ｓ）６へ送出することにより、通信要求を行う。
また、主処理部より、信号線７を介してアドレス／デー
タ情報をアドレス／データレジスタ（ＡＤＲ／ＤＡＴＡ
）８にセットし、ドライバ９を介してシステムバス１３
０中のアドレス／データバス（ＡＤＲ／ＤＡＴＡ Ｂ
ＵＳ）１０へ送出することにより、メモリアクセス要求
を行う。
タ情報をアドレス／データレジスタ（ＡＤＲ／ＤＡＴＡ
）８にセットし、ドライバ９を介してシステムバス１３
０中のアドレス／データバス（ＡＤＲ／ＤＡＴＡ Ｂ
ＵＳ）１０へ送出することにより、メモリアクセス要求
を行う。
他のＥＰＵからの通信要求を表すコマンドバス６上の信
号（コマンド情報、通信先プロセッサ番号情報、及び通
信元プロセッサ番号情報）は、レシーバ１１を介して、
コマンド受付レジスタ（ＲＣＭＤ）１２、通信先プロセ
ッサ番号受信レジスタ（ＲＤＥＳＴ）１３、及び通信元
プロセッサ番号受信レジスタ（Ｒ３ＲＣ）１４に、常時
セットされる。
号（コマンド情報、通信先プロセッサ番号情報、及び通
信元プロセッサ番号情報）は、レシーバ１１を介して、
コマンド受付レジスタ（ＲＣＭＤ）１２、通信先プロセ
ッサ番号受信レジスタ（ＲＤＥＳＴ）１３、及び通信元
プロセッサ番号受信レジスタ（Ｒ３ＲＣ）１４に、常時
セットされる。
コマンド受付レジスタ１２の内容は、信号線１５を介し
て、コマンドデコード部（ＣＭＤデコード部）１６へ送
られ、ここで、ＥＰＵ間通信コマンドであることが判別
されると、信号線１７を介して、論理“１”レベルのＥ
ＰＵ間通信要求信号が主処理部へ送出されると共に、通
信先プロセッサ番号受信レジスタ１３の出力である通信
先プロセッサ番号信号が信号線１８を介して主処理部へ
送られる。主処理部は、自ＥＰＵに割当てられた自プロ
セッサ番号と、信号線１８を介して送られてくる通信先
プロセッサ番号信号の表す通信先プロセッサ番号とを比
較し、一致した場合、即ち、通信先プロセッサ番号が“
００００″のとき、には、自ＥＰＵへの通信要求である
と、認識することができる。
て、コマンドデコード部（ＣＭＤデコード部）１６へ送
られ、ここで、ＥＰＵ間通信コマンドであることが判別
されると、信号線１７を介して、論理“１”レベルのＥ
ＰＵ間通信要求信号が主処理部へ送出されると共に、通
信先プロセッサ番号受信レジスタ１３の出力である通信
先プロセッサ番号信号が信号線１８を介して主処理部へ
送られる。主処理部は、自ＥＰＵに割当てられた自プロ
セッサ番号と、信号線１８を介して送られてくる通信先
プロセッサ番号信号の表す通信先プロセッサ番号とを比
較し、一致した場合、即ち、通信先プロセッサ番号が“
００００″のとき、には、自ＥＰＵへの通信要求である
と、認識することができる。
上述した通信方式は、従来から行われてきたものと同じ
方式であり、プロセッサ間の通信に際して、通信元プロ
セッサが常に通信先のプロセッサ番号を共通バスに送出
することにより、通信先のプロセッサ間 る。
方式であり、プロセッサ間の通信に際して、通信元プロ
セッサが常に通信先のプロセッサ番号を共通バスに送出
することにより、通信先のプロセッサ間 る。
次に、本発明の通信方式について、第０のｌ０Ｐ１１０
から第０のＥＰＵｌｏｏへの通信を行う場合を例にあげ
て説明する。
から第０のＥＰＵｌｏｏへの通信を行う場合を例にあげ
て説明する。
本実施例では、第Ｏ乃至第３のＥＰＵ１００〜１０３と
第０乃至第３のｌ０Ｐ１１０〜１１３との間で互いに従
属関係があるとする。この従属関係は、ＥＰＵＩＩＩＩ
で管理され、自ＥＰＵと従属関係にあるＩＯＰのＩＯＰ
番号に対応するビットが、論理“１″レベルとして、Ｉ
ＯＰ番号レジスタ（ＩＯＰＮ）１９にセットされる様に
なっている。この設定は、主処理部より、信号線２０を
介して■ＯＰ番号セット信号をＩＯＰ番号レジスタ１つ
へ送出することによりなされ、任意の値を設定すること
ができる。
第０乃至第３のｌ０Ｐ１１０〜１１３との間で互いに従
属関係があるとする。この従属関係は、ＥＰＵＩＩＩＩ
で管理され、自ＥＰＵと従属関係にあるＩＯＰのＩＯＰ
番号に対応するビットが、論理“１″レベルとして、Ｉ
ＯＰ番号レジスタ（ＩＯＰＮ）１９にセットされる様に
なっている。この設定は、主処理部より、信号線２０を
介して■ＯＰ番号セット信号をＩＯＰ番号レジスタ１つ
へ送出することによりなされ、任意の値を設定すること
ができる。
第０のｌ０Ｐ１１０は、コマンドバス６へ、■０Ｐ３ｆ
ｆｉ信コマンドと通信元プロセッサ番号、即ち、自ＩＯ
Ｐ番号である“０１００”を送出する。
ｆｉ信コマンドと通信元プロセッサ番号、即ち、自ＩＯ
Ｐ番号である“０１００”を送出する。
第０のＥＰＵｌｏｏでは、コマンドバス６の内容を、コ
マンド受付レジスタ１２、通信先プロセッサ番号受信レ
ジスタ１３、及び通信元プロセッサ番号受信レジスタ１
４へ取込む。
マンド受付レジスタ１２、通信先プロセッサ番号受信レ
ジスタ１３、及び通信元プロセッサ番号受信レジスタ１
４へ取込む。
コマンド受付レジスタ１２の内容は、コマンドデコード
部１６へ送られ、ここで、ＩＯＰ通信コマンドであるこ
とが判別されると、信号線２１を介して論理“１″レベ
ルのＩＯＰ通信要求信号が通信要求判別部２２へ送られ
る。
部１６へ送られ、ここで、ＩＯＰ通信コマンドであるこ
とが判別されると、信号線２１を介して論理“１″レベ
ルのＩＯＰ通信要求信号が通信要求判別部２２へ送られ
る。
第３図を参照すると、第１図に示された通信要求判別部
２２とＩＯＰ番号レジスタ１９と通信元グロセッサ番号
受信レジスタ１４との詳細な構成が示されている。
２２とＩＯＰ番号レジスタ１９と通信元グロセッサ番号
受信レジスタ１４との詳細な構成が示されている。
通信要求判別部２２は、ＩＯＰ番号レジスタ１９の内容
と通信元プロセッサ番号受信レジスタ１４の内容とを比
較し、これらの内容が一致し、かつＩＯＰ通信要求信号
が論理“１”レベルである場合に、論理“１”レベルの
ＩＯＰ通信要求受付は信号を信号線２３を介して割込み
要求レジスタ（Ｉ Ｎ Ｔ）２４（第１図）へ送出する
ものである。
と通信元プロセッサ番号受信レジスタ１４の内容とを比
較し、これらの内容が一致し、かつＩＯＰ通信要求信号
が論理“１”レベルである場合に、論理“１”レベルの
ＩＯＰ通信要求受付は信号を信号線２３を介して割込み
要求レジスタ（Ｉ Ｎ Ｔ）２４（第１図）へ送出する
ものである。
以下、第３図を参照して、ＩＯＰ番号レジスタ１９、通
信元プロセッサ番号受信レジスタ１４、及び通信要求判
別部２２の構成及び動作について詳細に説明する。
信元プロセッサ番号受信レジスタ１４、及び通信要求判
別部２２の構成及び動作について詳細に説明する。
１０Ｐ番号レジスタ１９には、前述したように、第０の
ＥＰＵｌｏｏと従属関係のあるＩＯＰ番号がＩｏＰ番号
対応にセットされる様になってい“る。
ＥＰＵｌｏｏと従属関係のあるＩＯＰ番号がＩｏＰ番号
対応にセットされる様になってい“る。
詳細にいうと、ＩＯＰ番号レジスタ１９は、第０乃至第
３のＩＯＰレジスタ１９０．１９１．１９２、及び１９
３から成る０本実施例では、第０のＥＰＵｌｏｏは第０
のｌ０Ｐ１１０と従属関係があるとしているので、第３
図に示されるように、第０のＩＯＰレジスタ１９０に論
理“１”レベルがセットされ、他のＩＯＰレジスタ、即
ち、第１乃至第３の■ｏＰレジスタ１９１〜１９３には
、論理′０″レベルがセットされている。このＩＯＰ番
号レジスタ１９の出力信号（内容）は、通信要求判別部
２２へ送出される。すなわち、第Ｏ乃至第３のＩＯＰレ
ジスタ１９０〜１９３の出力信号は、それぞれ、第０乃
至第３のアンドゲート２２０．２２１．２２２、及び２
２３へ送出される。
３のＩＯＰレジスタ１９０．１９１．１９２、及び１９
３から成る０本実施例では、第０のＥＰＵｌｏｏは第０
のｌ０Ｐ１１０と従属関係があるとしているので、第３
図に示されるように、第０のＩＯＰレジスタ１９０に論
理“１”レベルがセットされ、他のＩＯＰレジスタ、即
ち、第１乃至第３の■ｏＰレジスタ１９１〜１９３には
、論理′０″レベルがセットされている。このＩＯＰ番
号レジスタ１９の出力信号（内容）は、通信要求判別部
２２へ送出される。すなわち、第Ｏ乃至第３のＩＯＰレ
ジスタ１９０〜１９３の出力信号は、それぞれ、第０乃
至第３のアンドゲート２２０．２２１．２２２、及び２
２３へ送出される。
一方、通信元プロセッサ番号受信レジスタ１４は、通信
元プロセッサ番号の第０乃至第３のビットを保持する４
ビツト長のレジスタである。ここで、第０のビットは最
下位ビットを表し、第３のビットは最上位ビットを表す
、詳細にいうと、通信元プロセッサ番号受信レジスタ１
４は、それぞれ、通信元プロセッサ番号の第０乃至第３
のビットを保持するための第０乃至第３の受信レジスタ
１４０．１４１．１４２、及び１４３から成る０本実施
例では、第Ｏのｌ０Ｐ１１０からの通信要求であるとし
ているので、第３図に示される如く、第０乃至第３の受
信レジスタ１４０〜１４３には、それぞれ、論理“０”
、′０”、“１”、及び“０”レベルがセットされてい
る。通信元プロセッサ番号受信レジスタ１４の出力信号
（内容）は、通信要求判別部２２へ送出される。
元プロセッサ番号の第０乃至第３のビットを保持する４
ビツト長のレジスタである。ここで、第０のビットは最
下位ビットを表し、第３のビットは最上位ビットを表す
、詳細にいうと、通信元プロセッサ番号受信レジスタ１
４は、それぞれ、通信元プロセッサ番号の第０乃至第３
のビットを保持するための第０乃至第３の受信レジスタ
１４０．１４１．１４２、及び１４３から成る０本実施
例では、第Ｏのｌ０Ｐ１１０からの通信要求であるとし
ているので、第３図に示される如く、第０乃至第３の受
信レジスタ１４０〜１４３には、それぞれ、論理“０”
、′０”、“１”、及び“０”レベルがセットされてい
る。通信元プロセッサ番号受信レジスタ１４の出力信号
（内容）は、通信要求判別部２２へ送出される。
第０の受信レジスタ１４０の出力信号は、インバータ２
２４を介して、第０及び第２のアンドゲート２２０及び
２２２に供給されている。また、第Ｏの受信レジスタ１
４０の出力信号は、直接、第１及び第３のアンドゲート
２２１及び２２３に供給されている。
２４を介して、第０及び第２のアンドゲート２２０及び
２２２に供給されている。また、第Ｏの受信レジスタ１
４０の出力信号は、直接、第１及び第３のアンドゲート
２２１及び２２３に供給されている。
第１の受信レジスタ１４１の出力信号は、インバータ２
２５を介して、第０及び第１のアンドゲート２２０及び
２２１に供給されている。また、第１の受信レジスタ１
４１め出力信号は、直接、第２及び第３のアンドゲート
２２２及び２２３に供給されている。
２５を介して、第０及び第１のアンドゲート２２０及び
２２１に供給されている。また、第１の受信レジスタ１
４１め出力信号は、直接、第２及び第３のアンドゲート
２２２及び２２３に供給されている。
従って、本実施例の場合、第０のアンドゲート２２０の
出力のみが論理“１”レベルで、他の第１乃至第３のア
ンドゲート２２１〜２２３の出力は、論理“０”レベル
である。第０乃至第３のアンドゲ−ト２２０〜２２３の
出力は、オアゲート２２６に供給されている０本実施例
の場合、第０のアントゲ−Ｊ−２２０の出力が論理“１
”レベルであるので、オアゲート２２６の出力も論理“
１”レベルとなる。
出力のみが論理“１”レベルで、他の第１乃至第３のア
ンドゲート２２１〜２２３の出力は、論理“０”レベル
である。第０乃至第３のアンドゲ−ト２２０〜２２３の
出力は、オアゲート２２６に供給されている０本実施例
の場合、第０のアントゲ−Ｊ−２２０の出力が論理“１
”レベルであるので、オアゲート２２６の出力も論理“
１”レベルとなる。
オアゲート２２６の出力は、アンドゲート２２１に供給
されている。アンドゲート２２７には、コマンドデコー
ド部１Ｇ（第１図）からＩＯＰ通信要求１＝号が供給さ
れている。さらに、アントゲ−１−２２７には、第２の
受信レジスタ１４２の出力信号と、インバータ２２８を
介して第３の受信レジスタ１４３の出力信号とが供給さ
れている。本実施例では、ＩＯＰ通信要求信号が論理“
１”レベルであり、第２及び第３の受信レジスタ１４２
及び１４３の出力信号がそれぞれ論理″１”及び“０”
レベルであるので、アンドゲート２２７の出力は論理“
１″レベルとなる。このアンドゲート２２７の論理“１
”レベルの出力は、ＩＯＰ通信要求受付は信号として、
信号線２３を介して、割込み要求レジスタ２４（第１（
２１）八〇（給される。
されている。アンドゲート２２７には、コマンドデコー
ド部１Ｇ（第１図）からＩＯＰ通信要求１＝号が供給さ
れている。さらに、アントゲ−１−２２７には、第２の
受信レジスタ１４２の出力信号と、インバータ２２８を
介して第３の受信レジスタ１４３の出力信号とが供給さ
れている。本実施例では、ＩＯＰ通信要求信号が論理“
１”レベルであり、第２及び第３の受信レジスタ１４２
及び１４３の出力信号がそれぞれ論理″１”及び“０”
レベルであるので、アンドゲート２２７の出力は論理“
１″レベルとなる。このアンドゲート２２７の論理“１
”レベルの出力は、ＩＯＰ通信要求受付は信号として、
信号線２３を介して、割込み要求レジスタ２４（第１（
２１）八〇（給される。
従って、割込み要求レジスタ２４は論理“１”レベルに
セットされ、論理“１”レベルの割込み要求信号を信号
線２５を介して主処理部へ送出する。
セットされ、論理“１”レベルの割込み要求信号を信号
線２５を介して主処理部へ送出する。
これにより、第０のＥＰｔＪｌｏｏの主処理部は、第０
のｌ０Ｐ１１０からのプロセッサ間通信要求があったこ
とを認識することができる。
のｌ０Ｐ１１０からのプロセッサ間通信要求があったこ
とを認識することができる。
本実施例では、第０のＥＰＵｌｏｏが第０のｌ０Ｐ１１
０と従属関係がある場合について説明したが、第０のＥ
ＰＵｌｏｏが他のＩＯＰと従属間係がある場合について
も、同様に説明することができる。
０と従属関係がある場合について説明したが、第０のＥ
ＰＵｌｏｏが他のＩＯＰと従属間係がある場合について
も、同様に説明することができる。
また、他のＥＰＵ、即ち、第１乃至第３のＥＰＵ１０１
〜１０３についても、同様に説明することができる。
〜１０３についても、同様に説明することができる。
以上説明したように、本発明は、プロセッサ間通信に際
して通信元プロセッサが通信先プロセッサを指定するの
ではなく、通信元プロセッサは、自プロセッサ番号を送
出するだけでプロセッサ間通信を実現することが可能と
なった。特に、プロセッサ間に上位、下位の関係がある
場合は、上位プロセッサのみが一元的にシステム構成を
管理することができる様になると共に、通信元プロセッ
サである下位プロセッサの負担を大きく軽減することが
できるという効果がある。
して通信元プロセッサが通信先プロセッサを指定するの
ではなく、通信元プロセッサは、自プロセッサ番号を送
出するだけでプロセッサ間通信を実現することが可能と
なった。特に、プロセッサ間に上位、下位の関係がある
場合は、上位プロセッサのみが一元的にシステム構成を
管理することができる様になると共に、通信元プロセッ
サである下位プロセッサの負担を大きく軽減することが
できるという効果がある。
第１図は本発明のプロセッサ間通信方式を実現するマル
チプロセッサシステムの中の一つのプロセッサの要部の
構成を示すブロック図、第２図は本発明によるプロセッ
サ間通信方式が適用されるマルチプロセッサシステムの
構成を示すブロック図、第３図は第１図中の通信要求判
別部、ＩＯＰ番号レジスタ、及び通信元プロセッサ番号
受信レジスタの詳細な構成を示す回路図である。 ２・・・コマンドレジスタ、３・・・通信先プロセッサ
番号レジスタ、４・・・通信元プロセッサ番号レジスタ
、５・・・ドライバ、６・・・コマンドバス、８・・・
アドレス／データレジスタ、９・・・ドライバ、１０・
・・アドレス／データバス、１１・・・レシーバ、１２
・・・コマンド受付レジスタ、１３・・・通信先プロセ
ッサ番号受信レジスタ、１４・・・通信元プロセッサ番
号受信レジスタ、１６・・・コマンドデコード部、１９
・・・ＩＯＰ番号レジスタ、２２・・・通信要求判別部
、２４・・・割込み要求レジスタ。
チプロセッサシステムの中の一つのプロセッサの要部の
構成を示すブロック図、第２図は本発明によるプロセッ
サ間通信方式が適用されるマルチプロセッサシステムの
構成を示すブロック図、第３図は第１図中の通信要求判
別部、ＩＯＰ番号レジスタ、及び通信元プロセッサ番号
受信レジスタの詳細な構成を示す回路図である。 ２・・・コマンドレジスタ、３・・・通信先プロセッサ
番号レジスタ、４・・・通信元プロセッサ番号レジスタ
、５・・・ドライバ、６・・・コマンドバス、８・・・
アドレス／データレジスタ、９・・・ドライバ、１０・
・・アドレス／データバス、１１・・・レシーバ、１２
・・・コマンド受付レジスタ、１３・・・通信先プロセ
ッサ番号受信レジスタ、１４・・・通信元プロセッサ番
号受信レジスタ、１６・・・コマンドデコード部、１９
・・・ＩＯＰ番号レジスタ、２２・・・通信要求判別部
、２４・・・割込み要求レジスタ。
Claims (1)
- １． 少なくとも第１及び第２のプロセッサが共通バス
に接続されたマルチプロセッサシステムにおけるプロセ
ッサ間の通信方式において、 前記第１のプロセッサは、 自プロセッサが前記第２のプロセッサへ通信要求を行う
場合に、自プロセッサに予め割当てられている自プロセ
ッサ番号を通信要求元プロセッサ番号としてプロセッサ
間通信コマンドと共に前記共通バスに送出する手段を有
し、 前記第２のプロセッサは、 通信相手先のプロセッサを指定する通信相手先プロセッ
サ番号を保持する通信相手先保持手段と、前記プロセッ
サ通信コマンドを前記共通バスを介して受信した時に、
前記通信要求元プロセッサ番号と前記通信相手先保持手
段に保持された前記通信相手先プロセッサ番号とを比較
することにより、自プロセッサへの通信要求であるか否
かを識別する手段とを有することを特徴とするプロセッ
サ間通信方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135725A JPH0731666B2 (ja) | 1988-06-03 | 1988-06-03 | プロセッサ間通信方式 |
| CA000601613A CA1317683C (en) | 1988-06-03 | 1989-06-02 | Intercommunication network capable of carrying out intercommunication without transmission of a destination number from a transmission source |
| US07/361,559 US5113495A (en) | 1988-06-03 | 1989-06-05 | Intercommunicating among a plurality of processors based upon the identification of the source without using the identification of the destination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135725A JPH0731666B2 (ja) | 1988-06-03 | 1988-06-03 | プロセッサ間通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305460A true JPH01305460A (ja) | 1989-12-08 |
| JPH0731666B2 JPH0731666B2 (ja) | 1995-04-10 |
Family
ID=15158423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135725A Expired - Lifetime JPH0731666B2 (ja) | 1988-06-03 | 1988-06-03 | プロセッサ間通信方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5113495A (ja) |
| JP (1) | JPH0731666B2 (ja) |
| CA (1) | CA1317683C (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2837877B2 (ja) * | 1989-07-04 | 1998-12-16 | キヤノン株式会社 | 通信装置および通信方法 |
| FR2661024B1 (fr) * | 1990-04-17 | 1994-02-04 | Somfy | Installation comportant plusieurs points recepteurs et plusieurs points emetteurs. |
| US5392399A (en) * | 1992-05-18 | 1995-02-21 | 3Com Corporation | Bridge system for selectively routing frame with ordering parameter identifying ordering of identifiers only based upon its source identifier |
| CA2155019A1 (en) * | 1993-01-29 | 1994-08-04 | August Frederick Fath | Call completion system and method |
| US5526489A (en) * | 1993-03-19 | 1996-06-11 | 3Com Corporation | System for reverse address resolution for remote network device independent of its physical address |
| US5875306A (en) * | 1996-10-01 | 1999-02-23 | International Business Machines Corporation | Reconfiguring computer resources in a distributed computer enterprise environment |
| JP2000341302A (ja) * | 1999-05-27 | 2000-12-08 | Sony Corp | 電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478644A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Interruption control system |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4667287A (en) * | 1982-10-28 | 1987-05-19 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| SE435975B (sv) * | 1983-03-18 | 1984-10-29 | Ellemtel Utvecklings Ab | Anordning i ett datorstyrt telekommunikationssystem for att vid overforing av datainformation mellan en regional processor och en central processor medelst ett kosystem utfora lastreglering |
| US4660141A (en) * | 1983-12-06 | 1987-04-21 | Tri Sigma Corporation | Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers |
| JPH0670787B2 (ja) * | 1984-06-29 | 1994-09-07 | 富士通株式会社 | 処理装置間指令転送制御システム |
| GB2169174B (en) * | 1984-11-28 | 1989-06-01 | Canon Kk | Data communication apparatus |
| US4912627A (en) * | 1985-08-14 | 1990-03-27 | Apple Computer, Inc. | Method for storing a second number as a command address of a first peripheral device and a third number as a command address of a second peripheral device |
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| JPH06103481B2 (ja) * | 1985-11-15 | 1994-12-14 | 株式会社日立製作所 | プログラムロ−デイング方式 |
| US4953072A (en) * | 1987-05-01 | 1990-08-28 | Digital Equipment Corporation | Node for servicing interrupt request messages on a pended bus |
| US4876664A (en) * | 1987-08-26 | 1989-10-24 | Allen-Bradley Company, Inc. | Programmable controller with a dual intermodule message system |
| US4860003A (en) * | 1988-05-27 | 1989-08-22 | Motorola, Inc. | Communication system having a packet structure field |
| US4894826A (en) * | 1989-01-30 | 1990-01-16 | Honeywell, Inc. | Message generating communication apparatus having a message preamble format allowing parts of certain messages to be ignored |
-
1988
- 1988-06-03 JP JP63135725A patent/JPH0731666B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-02 CA CA000601613A patent/CA1317683C/en not_active Expired - Fee Related
- 1989-06-05 US US07/361,559 patent/US5113495A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478644A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Interruption control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731666B2 (ja) | 1995-04-10 |
| CA1317683C (en) | 1993-05-11 |
| US5113495A (en) | 1992-05-12 |
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