JP2797760B2 - 並列処理コンピュータシステム - Google Patents
並列処理コンピュータシステムInfo
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- JP2797760B2 JP2797760B2 JP3170797A JP17079791A JP2797760B2 JP 2797760 B2 JP2797760 B2 JP 2797760B2 JP 3170797 A JP3170797 A JP 3170797A JP 17079791 A JP17079791 A JP 17079791A JP 2797760 B2 JP2797760 B2 JP 2797760B2
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Description
【０００１】
【産業上の利用分野】本発明は並列処理コンピュータシ
ステムに関し、特に複数個のマイクロプロセッサと１つ
のメモリが共通のバスで接続される構成をとって並列処
理を行い、かつデバッグ作業を行なうことができる並列
処理コンピュータシステムに関する。
ステムに関し、特に複数個のマイクロプロセッサと１つ
のメモリが共通のバスで接続される構成をとって並列処
理を行い、かつデバッグ作業を行なうことができる並列
処理コンピュータシステムに関する。
【０００２】
【従来の技術】マイクロプロセッサ（ＣＰＵ）を４個使
用した従来の並列処理コンピュータシステムのブロック
図を図７に、そのデバッガの具体例を図８に示す。
用した従来の並列処理コンピュータシステムのブロック
図を図７に、そのデバッガの具体例を図８に示す。
【０００３】図７において、１ａ，１ｂ，１ｃ，１ｄは
アドレス信号ＡＤを出力し、データＤＴ等を入出力し、
かつ、バスアービタ４に関して共有バス３のバス使用を
要求し、調停結果（ビジー信号ＢＳａ〜ＢＳｄ）を受け
入れ、かつ、ブレーク要求を受け付ける機能を持ったマ
イクロプロセッサであるＣＰＵ、４はＣＰＵ１ａ〜１ｄ
が出力する共有バス３のバス使用を要求する信号（バス
要求信号ＲＱａ〜ＲＱｄ）によって、共有バス３の使用
の調停結果（ＢＳａ〜ＢＳｄ）を出力するバスアービ
タ、２はＣＰＵ１ａ〜１ｄが出力するアドレス信号Ａ
Ｄ，入出力するデータＤＴを保持する共有メモリ部、３
はＣＰＵ１ａ〜１ｄ，共有メモリ部４，デバッガ１５ａ
〜１５ｄに接続されている共有バス、５Ａ〜５Ｄは各々
ＣＰＵ１ａ〜１ｄが入出力するアドレス信号ＡＤ，デー
タＤＴ等を受け入れ、各ＣＰＵ１ａ〜１ｄにブレーク要
求（ブレーク信号ＢＫａ〜ＢＫｄ）を出力するデバッガ
である。
アドレス信号ＡＤを出力し、データＤＴ等を入出力し、
かつ、バスアービタ４に関して共有バス３のバス使用を
要求し、調停結果（ビジー信号ＢＳａ〜ＢＳｄ）を受け
入れ、かつ、ブレーク要求を受け付ける機能を持ったマ
イクロプロセッサであるＣＰＵ、４はＣＰＵ１ａ〜１ｄ
が出力する共有バス３のバス使用を要求する信号（バス
要求信号ＲＱａ〜ＲＱｄ）によって、共有バス３の使用
の調停結果（ＢＳａ〜ＢＳｄ）を出力するバスアービ
タ、２はＣＰＵ１ａ〜１ｄが出力するアドレス信号Ａ
Ｄ，入出力するデータＤＴを保持する共有メモリ部、３
はＣＰＵ１ａ〜１ｄ，共有メモリ部４，デバッガ１５ａ
〜１５ｄに接続されている共有バス、５Ａ〜５Ｄは各々
ＣＰＵ１ａ〜１ｄが入出力するアドレス信号ＡＤ，デー
タＤＴ等を受け入れ、各ＣＰＵ１ａ〜１ｄにブレーク要
求（ブレーク信号ＢＫａ〜ＢＫｄ）を出力するデバッガ
である。
【０００４】図８において、５１はプログラムのブレー
クさせたいアドレス、データ等の情報を予め保持させて
おくデータレジスタ、５３は共有バス３とデータレジス
タ５１が出力した信号を比較し、比較結果を出力する比
較器であり、データレジスタ５１からの信号と共有バス
３からのアドレス信号ＡＤ，データＤＴとを対応するビ
ットごとにエクスクルーシブＮＯＲ演算をして、その結
果をＡＮＤ演算で統合する構成となっている。
クさせたいアドレス、データ等の情報を予め保持させて
おくデータレジスタ、５３は共有バス３とデータレジス
タ５１が出力した信号を比較し、比較結果を出力する比
較器であり、データレジスタ５１からの信号と共有バス
３からのアドレス信号ＡＤ，データＤＴとを対応するビ
ットごとにエクスクルーシブＮＯＲ演算をして、その結
果をＡＮＤ演算で統合する構成となっている。
【０００５】以下この例の動作について説明する。４個
のＣＰＵ１ａ，１ｂ，１ｃ，１ｄに各々接続されている
デバッガ５Ａ，５Ｂ，５Ｃ，５Ｄ内のデータレジスタ５
１に、予めブレーク条件のアドレス信号，データ等を保
持しておき（ブレーク条件の設定はソフトウェアで行な
う）、そのデータレジスタ５１が出力する信号１２と共
有バス３からのアドレス信号ＡＤ，データＤＴの内容と
を比較して、比較結果をブレーク信号ＢＫａ，ＢＫｂ，
ＢＫｃ，ＢＫｄで対応する各ＣＰＵ１ａ，１ｂ，１ｃ，
１ｄへ出力する。
のＣＰＵ１ａ，１ｂ，１ｃ，１ｄに各々接続されている
デバッガ５Ａ，５Ｂ，５Ｃ，５Ｄ内のデータレジスタ５
１に、予めブレーク条件のアドレス信号，データ等を保
持しておき（ブレーク条件の設定はソフトウェアで行な
う）、そのデータレジスタ５１が出力する信号１２と共
有バス３からのアドレス信号ＡＤ，データＤＴの内容と
を比較して、比較結果をブレーク信号ＢＫａ，ＢＫｂ，
ＢＫｃ，ＢＫｄで対応する各ＣＰＵ１ａ，１ｂ，１ｃ，
１ｄへ出力する。
【０００６】
【発明が解決しようとする課題】上述した従来の並列処
理コンピュータシステムは、ＣＰＵ１ａ〜１ｄの数と同
数のデバッガ５Ａ〜５Ｄを必要とするので、ＣＰＵの数
が多い場合には費用がかかったり、実装場所をとるなど
の欠点がある。さらに、ブレークの対象になっているプ
ログラムがどのＣＰＵで実行されるのかがわからない場
合、全てのデバッガのデータレジスタ５１にブレーク条
件を設定する必要があるので煩雑である、といった欠点
がある。
理コンピュータシステムは、ＣＰＵ１ａ〜１ｄの数と同
数のデバッガ５Ａ〜５Ｄを必要とするので、ＣＰＵの数
が多い場合には費用がかかったり、実装場所をとるなど
の欠点がある。さらに、ブレークの対象になっているプ
ログラムがどのＣＰＵで実行されるのかがわからない場
合、全てのデバッガのデータレジスタ５１にブレーク条
件を設定する必要があるので煩雑である、といった欠点
がある。
【０００７】本発明の目的は、デバッガの数を低減しデ
ータレジスタに対するブレーク条件の設定が容易となる
並列処理コンピュータシステムを提供することにある。
ータレジスタに対するブレーク条件の設定が容易となる
並列処理コンピュータシステムを提供することにある。
【０００８】
【課題を解決するための手段】本発明の並列処理コンピ
ュータシステムは、アドレス信号及びデータを伝達する
ための共有バスと、この共有バスからのアドレス信号の
指定するアドレスに対する前記共有バスからのデータの
記憶及びこのアドレスに記憶されているデータの前記共
有バスへの読出しを行う共有メモリ部と、それぞれバス
要求信号により前記共有バスに対するバス使用の要求を
行い対応するビジー信号によりバス使用権を得て前記共
有バスに前記アドレス信号を出力すると共に対応するデ
ータの入出力を行い、対応するブレーク信号によりプロ
グラムの実行を停止する複数のＣＰＵと、これら各ＣＰ
Ｕからの前記共有バスに対するバス使用の要求を調停し
て所定の前記ＣＰＵに対するビジー信号を出力するバス
アービタと、プログラムの実行を停止するアドレス情
報，データを保持するデータレジスタ、前記プログラム
の実行を停止する前記各ＣＰＵの識別コードを保持する
ＣＰＵＩＤレジスタ、及び前記データレジスタの内容と
前記共有バスからのアドレス信号，データの内容とが一
致しかつ前記ＣＰＵＩＤレジスタの内容と前記ビジー信
号を受けたＣＰＵの識別コードとが一致したとき少なく
とも対応する前記ブレーク信号を出力する比較器を備え
たデパッガとを有している。
ュータシステムは、アドレス信号及びデータを伝達する
ための共有バスと、この共有バスからのアドレス信号の
指定するアドレスに対する前記共有バスからのデータの
記憶及びこのアドレスに記憶されているデータの前記共
有バスへの読出しを行う共有メモリ部と、それぞれバス
要求信号により前記共有バスに対するバス使用の要求を
行い対応するビジー信号によりバス使用権を得て前記共
有バスに前記アドレス信号を出力すると共に対応するデ
ータの入出力を行い、対応するブレーク信号によりプロ
グラムの実行を停止する複数のＣＰＵと、これら各ＣＰ
Ｕからの前記共有バスに対するバス使用の要求を調停し
て所定の前記ＣＰＵに対するビジー信号を出力するバス
アービタと、プログラムの実行を停止するアドレス情
報，データを保持するデータレジスタ、前記プログラム
の実行を停止する前記各ＣＰＵの識別コードを保持する
ＣＰＵＩＤレジスタ、及び前記データレジスタの内容と
前記共有バスからのアドレス信号，データの内容とが一
致しかつ前記ＣＰＵＩＤレジスタの内容と前記ビジー信
号を受けたＣＰＵの識別コードとが一致したとき少なく
とも対応する前記ブレーク信号を出力する比較器を備え
たデパッガとを有している。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図、図２はこの実施例のデバッガの具体例を示す回路
図である。
ク図、図２はこの実施例のデバッガの具体例を示す回路
図である。
【００１１】この実施例が図７及び図８に示された従来
の並列処理コンピュータシステムと相違する点は、デバ
ッガをＣＰＵ１ａ〜１ｄに対して共通の１個のデバッガ
５とし、このデバッガ５を、データレジスタ５１のほか
に、このデータレジスタ５１に設定されたアドレス情
報，データと対応するプログラムを実行するＣＰＵの識
別コードを保持するＣＰＵＩＤレジスタ５２を設け、比
較器に、データレジスタ５１の内容と共有バス３からの
アドレス信号ＡＤ，データＤＴの内容とを対応するビッ
トごとにエクスクルーシブＮＯＲ演算するほか、ＣＰＵ
ＩＤレジスタ５２の内容のビジー信号ＢＳａ〜ＢＳｄと
を対応するビットごとにエクスクルーシブＮＯＲ演算す
る機能を付加し、これらエクスクルーシブ演算の結果を
すべてＡＮＤ演算で統合するようにした点にある。ＣＰ
ＵＩＤレジスタ５２に保持されるＣＰＵの識別コード
は、各ＣＰＵ１ａ〜１ｄと対応するビジー信号ＢＳａ〜
ＢＳｄを対応するビットとして構成されている。
の並列処理コンピュータシステムと相違する点は、デバ
ッガをＣＰＵ１ａ〜１ｄに対して共通の１個のデバッガ
５とし、このデバッガ５を、データレジスタ５１のほか
に、このデータレジスタ５１に設定されたアドレス情
報，データと対応するプログラムを実行するＣＰＵの識
別コードを保持するＣＰＵＩＤレジスタ５２を設け、比
較器に、データレジスタ５１の内容と共有バス３からの
アドレス信号ＡＤ，データＤＴの内容とを対応するビッ
トごとにエクスクルーシブＮＯＲ演算するほか、ＣＰＵ
ＩＤレジスタ５２の内容のビジー信号ＢＳａ〜ＢＳｄと
を対応するビットごとにエクスクルーシブＮＯＲ演算す
る機能を付加し、これらエクスクルーシブ演算の結果を
すべてＡＮＤ演算で統合するようにした点にある。ＣＰ
ＵＩＤレジスタ５２に保持されるＣＰＵの識別コード
は、各ＣＰＵ１ａ〜１ｄと対応するビジー信号ＢＳａ〜
ＢＳｄを対応するビットとして構成されている。
【００１２】図３（ａ），（ｂ）はそれぞれ並列処理す
るプログラムを各ＣＰＵ１ａ〜１ｄに割振り、これを共
有メモリ部２にロードするときの流れ図及び共有メモリ
部２のメモリマップである。
るプログラムを各ＣＰＵ１ａ〜１ｄに割振り、これを共
有メモリ部２にロードするときの流れ図及び共有メモリ
部２のメモリマップである。
【００１３】並列処理用ローダは、ソースプログラムを
コンパイルして得られたオブジェクトプログラムを、４
個のＣＰＵ１ａ〜１ｄに割振りし、各ＣＰＵ１ａ〜１ｄ
で処理されるプログラムを共有メモリ部２内に記憶さ
せ、かつ、ＣＰＵＩＤテーブルを作成し共有メモリ部２
内に記憶させる。
コンパイルして得られたオブジェクトプログラムを、４
個のＣＰＵ１ａ〜１ｄに割振りし、各ＣＰＵ１ａ〜１ｄ
で処理されるプログラムを共有メモリ部２内に記憶さ
せ、かつ、ＣＰＵＩＤテーブルを作成し共有メモリ部２
内に記憶させる。
【００１４】ＣＰＵＩＤテーブルは、ＣＰＵ１ａ〜１ｄ
で処理されるプログラムの領域のアドレスと、このアド
レスに対応するＣＰＵの識別コードからなる。アドレス
（１６進数）は、各ＣＰＵ１ａ〜１ｄのプログラムの領
域の先頭番地とＣＰＵ１ｄのプログラムの領域の最終番
地＋１（ＣＰＵ１ｄで処理されるプログラムの領域と、
プログラム領域外の区別のため必要である）からなり、
対応する識別コード等（２進数）は「０００１」，「０
０１０」，「０１００」，「１０００」，「００００」
からなる。ＣＰＵＩＤテーブルの共有メモリ部２上のメ
モリマップを図４（ａ）に示す。また図４（ｂ）にレジ
スタ部分のデータフォーマットを示す。
で処理されるプログラムの領域のアドレスと、このアド
レスに対応するＣＰＵの識別コードからなる。アドレス
（１６進数）は、各ＣＰＵ１ａ〜１ｄのプログラムの領
域の先頭番地とＣＰＵ１ｄのプログラムの領域の最終番
地＋１（ＣＰＵ１ｄで処理されるプログラムの領域と、
プログラム領域外の区別のため必要である）からなり、
対応する識別コード等（２進数）は「０００１」，「０
０１０」，「０１００」，「１０００」，「００００」
からなる。ＣＰＵＩＤテーブルの共有メモリ部２上のメ
モリマップを図４（ａ）に示す。また図４（ｂ）にレジ
スタ部分のデータフォーマットを示す。
【００１５】データレジスタ５１にはブレーク条件のア
ドレス情報ＡＤＩ３２ビットとデータＤＴＩ３２ビット
を保持するほか、制御情報ＣＮＴを保持している。ＣＰ
ＵＩＤレジスタ５２は前述のように、ＣＰＵの識別コー
ドＩＤを保持している。ブレーク条件のアドレス情報Ａ
ＤＩ、データＤＴＩ等は任意に設定できるが（設定はソ
フトウェアで行なう）、識別コードＩＤは、並列処理用
ローダがＣＰＵＩＤテーブルを参照することによって設
定される。
ドレス情報ＡＤＩ３２ビットとデータＤＴＩ３２ビット
を保持するほか、制御情報ＣＮＴを保持している。ＣＰ
ＵＩＤレジスタ５２は前述のように、ＣＰＵの識別コー
ドＩＤを保持している。ブレーク条件のアドレス情報Ａ
ＤＩ、データＤＴＩ等は任意に設定できるが（設定はソ
フトウェアで行なう）、識別コードＩＤは、並列処理用
ローダがＣＰＵＩＤテーブルを参照することによって設
定される。
【００１６】以下、この実施例の動作について説明す
る。ソースプログラムをコンパイルし並列処理用ローダ
によって各ＣＰＵ１ａ〜１ｄへの割振り、ＣＰＵＩＤテ
ーブルの作成済みのプログラムにおいて、デバッガ５内
のデータレジスタ５１はブレーク条件のアドレス情報Ａ
ＤＩ，データＤＴＩ等を保持する。例えば、ブレーク条
件のアドレスを「５Ｆ」と設定したとき、並列処理用ロ
ーダは直ちにＣＰＵＩＤテーブルを参照して「５Ｆ」が
「３Ａ」（ＣＰＵ１ｂの先頭番地）より大で「６７」
（ＣＰＵ１ｃの先頭番地）より小であることから、アド
レス「５Ｆ」はＣＰＵ１ｂで処理されることを理解しＣ
ＰＵ１ｂに対応した識別コードである「００１０」がＣ
ＰＵＩＤレジスタ５２に保持される。
る。ソースプログラムをコンパイルし並列処理用ローダ
によって各ＣＰＵ１ａ〜１ｄへの割振り、ＣＰＵＩＤテ
ーブルの作成済みのプログラムにおいて、デバッガ５内
のデータレジスタ５１はブレーク条件のアドレス情報Ａ
ＤＩ，データＤＴＩ等を保持する。例えば、ブレーク条
件のアドレスを「５Ｆ」と設定したとき、並列処理用ロ
ーダは直ちにＣＰＵＩＤテーブルを参照して「５Ｆ」が
「３Ａ」（ＣＰＵ１ｂの先頭番地）より大で「６７」
（ＣＰＵ１ｃの先頭番地）より小であることから、アド
レス「５Ｆ」はＣＰＵ１ｂで処理されることを理解しＣ
ＰＵ１ｂに対応した識別コードである「００１０」がＣ
ＰＵＩＤレジスタ５２に保持される。
【００１７】一方、デバッガ５はプログラム実行時に共
有バスからのアドレス信号ＡＤ，データＤＴとビジーＢ
Ｓａ〜ＢＳｄとを入力し、共通バス３とデータレジスタ
５１，ビジー信号ＢＳａ〜ＢＳｄとＣＰＵＩＤレジスタ
５２の内容とをそれぞれ比較し、その比較結果を統合し
たものをブレーク信号ＢＫとしてＣＰＵ１ａ〜１ｄ全て
に出力する。つまり、この実施例は、ブレーク条件を満
たす時点で、全てのＣＰＵ１ａ〜１ｄがプログラムの実
行を停止する。
有バスからのアドレス信号ＡＤ，データＤＴとビジーＢ
Ｓａ〜ＢＳｄとを入力し、共通バス３とデータレジスタ
５１，ビジー信号ＢＳａ〜ＢＳｄとＣＰＵＩＤレジスタ
５２の内容とをそれぞれ比較し、その比較結果を統合し
たものをブレーク信号ＢＫとしてＣＰＵ１ａ〜１ｄ全て
に出力する。つまり、この実施例は、ブレーク条件を満
たす時点で、全てのＣＰＵ１ａ〜１ｄがプログラムの実
行を停止する。
【００１８】このような構成とすることにより、デバッ
ガが１個で済むので、費用を低減すると共に実装場所を
縮小することができ、また、ブレーク条件の設定を容易
にすることができる。
ガが１個で済むので、費用を低減すると共に実装場所を
縮小することができ、また、ブレーク条件の設定を容易
にすることができる。
【００１９】図５は本発明の第２の実施例を示すブロッ
ク図、図６はこの実施例のデバッガの具体例を示す回路
図である。
ク図、図６はこの実施例のデバッガの具体例を示す回路
図である。
【００２０】この実施例は、デバッガ５ａから各ＣＰＵ
１ａ〜１ｄに対し、それぞれ対応するブレーク信号ＢＫ
ａ〜ＢＫｄを出力するようにしたものである。これは、
切換回路５４により、比較器５３から出力されるブレー
ク信号（第１の実施例のブレーク信号ＢＫと同一）ＢＫ
を、ＣＰＵＩＤレジスタ５２の内容により切換えること
により実現している。この実施例においては、ブレーク
条件を含むプログラムを実行しているＣＰＵのみをブレ
ークさせることができるという利点がある。
１ａ〜１ｄに対し、それぞれ対応するブレーク信号ＢＫ
ａ〜ＢＫｄを出力するようにしたものである。これは、
切換回路５４により、比較器５３から出力されるブレー
ク信号（第１の実施例のブレーク信号ＢＫと同一）ＢＫ
を、ＣＰＵＩＤレジスタ５２の内容により切換えること
により実現している。この実施例においては、ブレーク
条件を含むプログラムを実行しているＣＰＵのみをブレ
ークさせることができるという利点がある。
【００２１】
【発明の効果】以上説明したように本発明は、１つのデ
バッガで複数のＣＰＵのブレークを制御する構成とする
ことにより、デバッガの数を低減することができるの
で、費用を低減すると共に実装面積を小さくすることが
でき、かつブレーク条件の設定が容易になるという効果
がある。
バッガで複数のＣＰＵのブレークを制御する構成とする
ことにより、デバッガの数を低減することができるの
で、費用を低減すると共に実装面積を小さくすることが
でき、かつブレーク条件の設定が容易になるという効果
がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例のデバッガの具体例を示
す回路図である。
す回路図である。
【図３】図１に示された実施例の並列処理するプログラ
ムの各ＣＰＵへの割振りと共有メモリ部へのロード方法
を説明するための流れ図及び共有メモリ部のメモリマッ
プである。
ムの各ＣＰＵへの割振りと共有メモリ部へのロード方法
を説明するための流れ図及び共有メモリ部のメモリマッ
プである。
【図４】図１に示された実施例のＣＰＵＩＤテーブルの
メモリマップ及びデータレジスタ，ＣＰＵＩＤレジスタ
のデータフォーマット図である。
メモリマップ及びデータレジスタ，ＣＰＵＩＤレジスタ
のデータフォーマット図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。
る。
【図６】図５に示された実施例のデバッガの具体例を示
す回路図である。
す回路図である。
【図７】従来の並列処理コンピュータシステムの一例を
示すブロック図である。
示すブロック図である。
【図８】図７に示された並列処理コンピュータシステム
のデバッガの具体例を示す回路図である。
のデバッガの具体例を示す回路図である。
１ａ〜１ｄ ＣＰＵ ２ 共有メモリ部 ３ 共有バス ４ バスアービタ ５，５ａ，５Ａ〜５Ｄ デバッガ ５１ データレジスタ ５２ ＣＰＵＩＤレジスタ ５３，５３ａ 比較器 ５４ 切換回路
Claims (2)
- 【請求項１】 アドレス信号及びデータを伝達するため
の共有バスと、この共有バスからのアドレス信号の指定
するアドレスに対する前記共有バスからのデータの記憶
及びこのアドレスに記憶されているデータの前記共有バ
スへの読出しを行う共有メモリ部と、それぞれバス要求
信号により前記共有バスに対するバス使用の要求を行い
対応するビジー信号によりバス使用権を得て前記共有バ
スに前記アドレス信号を出力すると共に対応するデータ
の入出力を行い、対応するブレーク信号によりプログラ
ムの実行を停止する複数のＣＰＵと、これら各ＣＰＵか
らの前記共有バスに対するバス使用の要求を調停して所
定の前記ＣＰＵに対するビジー信号を出力するバスアー
ビタと、プログラムの実行を停止するアドレス情報，デ
ータを保持するデータレジスタ、前記プログラムの実行
を停止する前記各ＣＰＵの識別コードを保持するＣＰＵ
ＩＤレジスタ、及び前記データレジスタの内容と前記共
有バスからのアドレス信号，データの内容とが一致しか
つ前記ＣＰＵＩＤレジスタの内容と前記ビジー信号を受
けたＣＰＵの識別コードとが一致したとき少なくとも対
応する前記ブレーク信号を出力する比較器を備えたデパ
ッガとを有することを特徴とする並列処理コンピュータ
システム。 - 【請求項２】 各ＣＰＵの識別コードが、各ＣＰＵと対
応するビジー信号を対応するビットとして構成された請
求項１記載の並列処理コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170797A JP2797760B2 (ja) | 1991-07-11 | 1991-07-11 | 並列処理コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170797A JP2797760B2 (ja) | 1991-07-11 | 1991-07-11 | 並列処理コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520120A JPH0520120A (ja) | 1993-01-29 |
| JP2797760B2 true JP2797760B2 (ja) | 1998-09-17 |
Family
ID=15911535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170797A Expired - Fee Related JP2797760B2 (ja) | 1991-07-11 | 1991-07-11 | 並列処理コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797760B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10307637A (ja) | 1997-05-07 | 1998-11-17 | Toshiba Corp | 携帯型電子機器 |
| JP2003162426A (ja) * | 2001-11-28 | 2003-06-06 | Hitachi Ltd | 複数ｃｐｕの協調デバッグ回路を備えるコンピュータシステム及びデバッグ方法 |
| JP4834983B2 (ja) * | 2004-12-09 | 2011-12-14 | 富士通株式会社 | Ｉｃｅサーバ |
| JP2010117813A (ja) * | 2008-11-12 | 2010-05-27 | Nec Electronics Corp | デバッグシステム、デバッグ方法、デバッグ制御方法及びデバッグ制御プログラム |
| JP5843801B2 (ja) * | 2013-03-19 | 2016-01-13 | 株式会社東芝 | 情報処理装置およびデバッグ方法 |
-
1991
- 1991-07-11 JP JP3170797A patent/JP2797760B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520120A (ja) | 1993-01-29 |
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