JPH10115664A - Ｉｃ試験システム - Google Patents
Ｉｃ試験システムInfo
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- JPH10115664A JPH10115664A JP8269745A JP26974596A JPH10115664A JP H10115664 A JPH10115664 A JP H10115664A JP 8269745 A JP8269745 A JP 8269745A JP 26974596 A JP26974596 A JP 26974596A JP H10115664 A JPH10115664 A JP H10115664A
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Abstract
(57)【要約】
【課題】 ホストコンピュータのＤＭＡ転送に関するプ
ログラム実行処理時間を短縮させる。 【解決手段】 ＩＣテスタのメモリ回路５にはオートイ
ンクメント（ＡＩ）モードのとき使用する領域（イ）と
ノーマルモード（ＡＩオフモード）のとき使用する領域
（ロ）が存在する。ＤＭＡ制御回路１２はＩＣテスタへ
ＤＭＡによりデータを転送し、かつＡＩモード時にスタ
ートアドレスＡ１のみを、ノーマルモード時に各ワード
ごとに歩進したアドレスを転送する。ホストコンピュー
タのメモリ回路１５にはＩＣテスタへ転送するデータ、
アドレス、ＤＭＡ制御プログラム等が格納される。この
発明では特に、ＤＭＡ制御回路１２にアドレスデコーダ
１２ｂを設け、メモリ回路１５より読み出したスタート
アドレスＡ１をデコードしてＡＩモード及びノーマルモ
ードのいずれであるかを識別する。
ログラム実行処理時間を短縮させる。 【解決手段】 ＩＣテスタのメモリ回路５にはオートイ
ンクメント（ＡＩ）モードのとき使用する領域（イ）と
ノーマルモード（ＡＩオフモード）のとき使用する領域
（ロ）が存在する。ＤＭＡ制御回路１２はＩＣテスタへ
ＤＭＡによりデータを転送し、かつＡＩモード時にスタ
ートアドレスＡ１のみを、ノーマルモード時に各ワード
ごとに歩進したアドレスを転送する。ホストコンピュー
タのメモリ回路１５にはＩＣテスタへ転送するデータ、
アドレス、ＤＭＡ制御プログラム等が格納される。この
発明では特に、ＤＭＡ制御回路１２にアドレスデコーダ
１２ｂを設け、メモリ回路１５より読み出したスタート
アドレスＡ１をデコードしてＡＩモード及びノーマルモ
ードのいずれであるかを識別する。
Description
【０００１】
【発明の属する技術分野】ＩＣ試験装置とホストコンピ
ュータとから成るＩＣ試験システムにおいては、ホスト
コンピュータからＤＭＡ（ダイレクト・メモリ・アクセ
ス）によりＩＣ試験装置のメモリ回路にデータを転送す
る場合に、ホストコンピュータのＤＭＡ制御回路に与え
る情報として、オートインクリメントモードであるか、
ノーマルモードであるかをプログラム上で指定しなけれ
ばならない。この発明は、このようなプログラム制御の
削減によるプログラム処理スピードの向上技術に関す
る。
ュータとから成るＩＣ試験システムにおいては、ホスト
コンピュータからＤＭＡ（ダイレクト・メモリ・アクセ
ス）によりＩＣ試験装置のメモリ回路にデータを転送す
る場合に、ホストコンピュータのＤＭＡ制御回路に与え
る情報として、オートインクリメントモードであるか、
ノーマルモードであるかをプログラム上で指定しなけれ
ばならない。この発明は、このようなプログラム制御の
削減によるプログラム処理スピードの向上技術に関す
る。
【０００２】
【従来の技術】図５に示すように、ＩＣ試験システム１
００は、ＩＣ試験装置（以下ＩＣテスタと言う）１と、
ホストコンピュータ（以下ＨＣと言う）２が伝送線路３
を介して接続される。ＩＣテスタ１では、インタフェー
ス回路４、メモリ回路５等がバス６を介して互いに接続
される。一方、ＨＣ２ではインタフェース回路１１，Ｄ
ＭＡ（Direct Memory Access) 制御回路１２，ＣＰＵ１
４，メモリ回路１５等がバス１６を介して互いに接続さ
れる。
００は、ＩＣ試験装置（以下ＩＣテスタと言う）１と、
ホストコンピュータ（以下ＨＣと言う）２が伝送線路３
を介して接続される。ＩＣテスタ１では、インタフェー
ス回路４、メモリ回路５等がバス６を介して互いに接続
される。一方、ＨＣ２ではインタフェース回路１１，Ｄ
ＭＡ（Direct Memory Access) 制御回路１２，ＣＰＵ１
４，メモリ回路１５等がバス１６を介して互いに接続さ
れる。
【０００３】ＩＣ試験システム１００では、ＨＣ２のメ
モリ回路１５に格納されているデータとそのデータをＩ
Ｃテスタ１に格納するためのアドレス情報とをＩＣテス
タ１へ転送する動作がしばしば行われる。図６に示すよ
うに、ＨＣ２よりＩＣテスタ１に転送する送信信号ＳＤ
において、アドレスＡｉがＩＣテスタのアドレスレジス
タ７を指定するコードａｒと、そのアドレスレジスタ７
に格納するアドレス情報ａｉとで構成される。一方、デ
ータＤｉはＩＣテスタのデータレジスタ８を指定するコ
ードｄｒと、そのデータレジスタ８に格納するデータｄ
ｉとで構成される。
モリ回路１５に格納されているデータとそのデータをＩ
Ｃテスタ１に格納するためのアドレス情報とをＩＣテス
タ１へ転送する動作がしばしば行われる。図６に示すよ
うに、ＨＣ２よりＩＣテスタ１に転送する送信信号ＳＤ
において、アドレスＡｉがＩＣテスタのアドレスレジス
タ７を指定するコードａｒと、そのアドレスレジスタ７
に格納するアドレス情報ａｉとで構成される。一方、デ
ータＤｉはＩＣテスタのデータレジスタ８を指定するコ
ードｄｒと、そのデータレジスタ８に格納するデータｄ
ｉとで構成される。
【０００４】大量のデータをＩＣテスタ１のメモリ回路
５の連続したメモリ領域に転送する際、アドレス情報を
各ワードごとに毎回ＨＣ２から指定する必要をなくし
て、その分転送スピードを上げることができる。このと
き、ＩＣテスタ１側ではスタートアドレスのみを指定さ
れ、あとは自分自身で１つずつアドレスを進めて行けば
よい。このようなモードはオートインクリメントモード
（以下ＡＩモードと言う）と呼ばれる。
５の連続したメモリ領域に転送する際、アドレス情報を
各ワードごとに毎回ＨＣ２から指定する必要をなくし
て、その分転送スピードを上げることができる。このと
き、ＩＣテスタ１側ではスタートアドレスのみを指定さ
れ、あとは自分自身で１つずつアドレスを進めて行けば
よい。このようなモードはオートインクリメントモード
（以下ＡＩモードと言う）と呼ばれる。
【０００５】ＩＣテスタ１のメモリ回路５には、ＡＩモ
ードでつまりオートインクリメントにより格納するメモ
リ領域と、ノーマルモードで、つまりＨＣ２側から各ワ
ードごとに転送されたアドレスに格納するメモリ領域と
が予め決められている。即ち、例えば図５において、 ０〜２９９番地の領域ＡはＡＩモード（ＡＩ有） ３００〜６９９番地の領域Ｂはノーマルモード（ＡＩ
無） ７００〜９９９番地の領域ＣはＡＩモード １０００〜１３９９番地の領域Ｄはノーマルモード １４００〜１６９９番地の領域ＥはＡＩモード １７００〜２０９９番地の領域Ｆはノーマルモード と言うように、ＡＩモードで使用するメモリ領域（この
例では３００番地分）と、ノーマルモードで使用するメ
モリ領域（この例では４００番地分）とが交互に設けら
れる。
ードでつまりオートインクリメントにより格納するメモ
リ領域と、ノーマルモードで、つまりＨＣ２側から各ワ
ードごとに転送されたアドレスに格納するメモリ領域と
が予め決められている。即ち、例えば図５において、 ０〜２９９番地の領域ＡはＡＩモード（ＡＩ有） ３００〜６９９番地の領域Ｂはノーマルモード（ＡＩ
無） ７００〜９９９番地の領域ＣはＡＩモード １０００〜１３９９番地の領域Ｄはノーマルモード １４００〜１６９９番地の領域ＥはＡＩモード １７００〜２０９９番地の領域Ｆはノーマルモード と言うように、ＡＩモードで使用するメモリ領域（この
例では３００番地分）と、ノーマルモードで使用するメ
モリ領域（この例では４００番地分）とが交互に設けら
れる。
【０００６】ＨＣ２からＤＭＡによってＩＣテスタ１に
データを転送するとき、データを書き込むメモリ回路５
の番地に応じて、ＡＩモードであるかノーマルモードで
あるかをＤＭＡ制御回路１２に指示する必要がある。そ
のため、データ転送を制御するプログラム（メモリ回路
１５に格納される）の中でいずれのモードを用いるかを
指示している。
データを転送するとき、データを書き込むメモリ回路５
の番地に応じて、ＡＩモードであるかノーマルモードで
あるかをＤＭＡ制御回路１２に指示する必要がある。そ
のため、データ転送を制御するプログラム（メモリ回路
１５に格納される）の中でいずれのモードを用いるかを
指示している。
【０００７】即ち、ＨＣ２のデータ転送を制御するプロ
グラムによって、 転送元のスタートアドレスの指示 転送先のスタートアドレスの指示 転送データ量の指示 ノーマルモードかＡＩモードかの指定 ＤＭＡのスタートの指示 ＤＭＡの終了を待つ指示 ＤＭＡ終了後ステータス情報により、正常に終了し
たことを確認する指示 等が行われる。ＣＰＵ１４はメモリ回路１５に格納され
たこれらの制御プログラムを解読して、ＡＩモード／ノ
ーマルモードに対応してＬ／Ｈレベルをとるインクリメ
ント信号ＩＮＣとスタートアドレスＡ１をＤＭＡ制御回
路１２に与える。
グラムによって、 転送元のスタートアドレスの指示 転送先のスタートアドレスの指示 転送データ量の指示 ノーマルモードかＡＩモードかの指定 ＤＭＡのスタートの指示 ＤＭＡの終了を待つ指示 ＤＭＡ終了後ステータス情報により、正常に終了し
たことを確認する指示 等が行われる。ＣＰＵ１４はメモリ回路１５に格納され
たこれらの制御プログラムを解読して、ＡＩモード／ノ
ーマルモードに対応してＬ／Ｈレベルをとるインクリメ
ント信号ＩＮＣとスタートアドレスＡ１をＤＭＡ制御回
路１２に与える。
【０００８】ＤＭＡ制御回路１２では、インクリメント
信号ＩＮＣがＨレベル（ノーマルモードに対応する）で
あるときは、アドレスカウンタ１２ａを１ワード（例え
ば６４ビットのアドレスレジスタを指定する情報とアド
レス情報と６４ビットのデータレジスタを指定する情報
とデータ情報とより成る）ごとにカウントアップして、
前のアドレスより１だけ進めたアドレスＡｉを生成し、
メモリ回路１５より読み出されたデータＤｉと組にして
１ワードのデータをバス１６，インタフェース回路１１
を経由して、ＩＣテスタ１へ転送する。インクリメント
信号ＩＮＣがＬレベル（ＡＩモードに対応する）である
ときは、ＤＭＡ制御回路１２では最初のみスタートアド
レス（６４ビット）Ａ１とデータ（６４ビット）Ｄ１を
組にして１ワードＷ１を転送するが、次回からアドレス
情報は送らないでデータ（６４ビット）Ｄｉのみを転送
する。
信号ＩＮＣがＨレベル（ノーマルモードに対応する）で
あるときは、アドレスカウンタ１２ａを１ワード（例え
ば６４ビットのアドレスレジスタを指定する情報とアド
レス情報と６４ビットのデータレジスタを指定する情報
とデータ情報とより成る）ごとにカウントアップして、
前のアドレスより１だけ進めたアドレスＡｉを生成し、
メモリ回路１５より読み出されたデータＤｉと組にして
１ワードのデータをバス１６，インタフェース回路１１
を経由して、ＩＣテスタ１へ転送する。インクリメント
信号ＩＮＣがＬレベル（ＡＩモードに対応する）である
ときは、ＤＭＡ制御回路１２では最初のみスタートアド
レス（６４ビット）Ａ１とデータ（６４ビット）Ｄ１を
組にして１ワードＷ１を転送するが、次回からアドレス
情報は送らないでデータ（６４ビット）Ｄｉのみを転送
する。
【０００９】ＩＣテスタ１のインタフェース回路４で
は、ＨＣ２より転送されたスタートアドレスＡ１がＡＩ
モード及びノーマルモードのいずれに対応する領域のア
ドレスであるかを識別する。ＡＩモードに対応していれ
ば、スタートアドレスＡ１から１ワードごとに１ずつ進
めたアドレスを生成して、そのアドレスのメモリ領域
（Ａ，Ｃ，Ｅ，…のいずれか）にデータを格納させる。
一方、スタートアドレスＡ１がノーマルモードに対応し
ていれば、各ワードごとにＨＣ２よりアドレスＡｉがデ
ータＤｉと共に転送されるので、そのアドレスＡｉに基
づいてデータＤｉをメモリ領域Ｂ，Ｄ，Ｆ，…のいずれ
かに格納させる。
は、ＨＣ２より転送されたスタートアドレスＡ１がＡＩ
モード及びノーマルモードのいずれに対応する領域のア
ドレスであるかを識別する。ＡＩモードに対応していれ
ば、スタートアドレスＡ１から１ワードごとに１ずつ進
めたアドレスを生成して、そのアドレスのメモリ領域
（Ａ，Ｃ，Ｅ，…のいずれか）にデータを格納させる。
一方、スタートアドレスＡ１がノーマルモードに対応し
ていれば、各ワードごとにＨＣ２よりアドレスＡｉがデ
ータＤｉと共に転送されるので、そのアドレスＡｉに基
づいてデータＤｉをメモリ領域Ｂ，Ｄ，Ｆ，…のいずれ
かに格納させる。
【００１０】ＨＣ２側からメモリ回路５にデータを転送
する際、一般的なＩ／Ｏシステムコール、つまり前述の
データ転送制御プログラム〜へ制御を移す手順は次
のようになる。 プロセスのロック ＩＯＣＴＬ（ノーマルモード、ＡＩモードいずれか
の指定…前述のに対応） ＷＲＩＴＥ（前記の制御プログラム〜に対して
データ転送制御を指示する） ロック解除 ＩＯＣＴＬとＷＲＩＴＥは一連の動作である。これ
らの前後にプロセスのロックとロック解除の手順を
設けるのは、マルチタスクの環境において、ＩＯＣＴ
Ｌと、ＷＲＩＴＥの間に他のプロセスの実行が入り、
これによってＩＯＣＴＬで設定したモードが変わること
がない様にプロセスをロックして、他のプロセスの実行
が入らないようにするためである。
する際、一般的なＩ／Ｏシステムコール、つまり前述の
データ転送制御プログラム〜へ制御を移す手順は次
のようになる。 プロセスのロック ＩＯＣＴＬ（ノーマルモード、ＡＩモードいずれか
の指定…前述のに対応） ＷＲＩＴＥ（前記の制御プログラム〜に対して
データ転送制御を指示する） ロック解除 ＩＯＣＴＬとＷＲＩＴＥは一連の動作である。これ
らの前後にプロセスのロックとロック解除の手順を
設けるのは、マルチタスクの環境において、ＩＯＣＴ
Ｌと、ＷＲＩＴＥの間に他のプロセスの実行が入り、
これによってＩＯＣＴＬで設定したモードが変わること
がない様にプロセスをロックして、他のプロセスの実行
が入らないようにするためである。
【００１１】
【発明が解決しようとする課題】従来のＩＣ試験システ
ム１００では、ＨＣ２よりＩＣテスタ１のメモリ回路５
へデータを転送する場合、メモリ回路５のＡＩモードで
使用するメモリ領域は、例えばＡ（０〜２９９番地），
Ｃ（７００〜９９９番地），Ｅ（１４００〜１６９９番
地）…に設定され、ノーマルモードで使用するメモリ領
域は、Ｂ（３００〜６９９），Ｄ（１０００〜１３９
９），Ｆ（１７００〜２０９９），…に設定されてい
る。これらのメモリ領域の設定はＩＣテスタによって決
まっており、プログラムの都合で変えることはできな
い。従って、メモリ回路１５に格納するデータ転送に関
する制御プログラムでは、転送するデータＤｉをメモリ
回路５の何番地に格納するかに着目して、ＡＩモードか
ノーマルモードかの指定を制御しなければならないので
プログラム処理時間がかかる。特に、ＩＣテスタ側のＡ
Ｉモード／ノーマルモードに対応するメモリ領域が上述
のように細かく分散されている場合はなおさらである。
ム１００では、ＨＣ２よりＩＣテスタ１のメモリ回路５
へデータを転送する場合、メモリ回路５のＡＩモードで
使用するメモリ領域は、例えばＡ（０〜２９９番地），
Ｃ（７００〜９９９番地），Ｅ（１４００〜１６９９番
地）…に設定され、ノーマルモードで使用するメモリ領
域は、Ｂ（３００〜６９９），Ｄ（１０００〜１３９
９），Ｆ（１７００〜２０９９），…に設定されてい
る。これらのメモリ領域の設定はＩＣテスタによって決
まっており、プログラムの都合で変えることはできな
い。従って、メモリ回路１５に格納するデータ転送に関
する制御プログラムでは、転送するデータＤｉをメモリ
回路５の何番地に格納するかに着目して、ＡＩモードか
ノーマルモードかの指定を制御しなければならないので
プログラム処理時間がかかる。特に、ＩＣテスタ側のＡ
Ｉモード／ノーマルモードに対応するメモリ領域が上述
のように細かく分散されている場合はなおさらである。
【００１２】この発明は、このような実状に鑑みて為さ
れたもので、ＡＩモードかノーマルモードかの指定をプ
ログラムによる制御から、できるだけハードウェアに置
き換えてＨＣ２のＤＭＡ転送に関するプログラム制御を
軽減させ、プログラム処理時間を短縮させることを目的
としている。
れたもので、ＡＩモードかノーマルモードかの指定をプ
ログラムによる制御から、できるだけハードウェアに置
き換えてＨＣ２のＤＭＡ転送に関するプログラム制御を
軽減させ、プログラム処理時間を短縮させることを目的
としている。
【００１３】
【課題を解決するための手段】この発明は、ＩＣ試験装
置とホストコンピュータとより成るＩＣ試験システムに
関する。ＩＣ試験装置にはオートインクリメントモード
（ＡＩモード）のときに使用するメモリ領域と、ノーマ
ルモード（ＡＩオフモード）のときに使用するメモリ領
域とより成るメモリ回路が設けられる。
置とホストコンピュータとより成るＩＣ試験システムに
関する。ＩＣ試験装置にはオートインクリメントモード
（ＡＩモード）のときに使用するメモリ領域と、ノーマ
ルモード（ＡＩオフモード）のときに使用するメモリ領
域とより成るメモリ回路が設けられる。
【００１４】一方、ホストコンピュータには、ＩＣ試験
装置へＤＭＡ（ダイレクト・メモリ・アクセス）により
データを転送し、かつＡＩモード時にアドレスとしてス
タートアドレスのみを転送し、ノーマルモード時に各ワ
ードごとに順次歩進したアドレスを転送するＤＭＡ制御
回路と、前記ＩＣ試験装置に転送するデータ、アドレス
情報及びＤＭＡ制御に関するプログラムを格納するメモ
リ回路が設けられる。
装置へＤＭＡ（ダイレクト・メモリ・アクセス）により
データを転送し、かつＡＩモード時にアドレスとしてス
タートアドレスのみを転送し、ノーマルモード時に各ワ
ードごとに順次歩進したアドレスを転送するＤＭＡ制御
回路と、前記ＩＣ試験装置に転送するデータ、アドレス
情報及びＤＭＡ制御に関するプログラムを格納するメモ
リ回路が設けられる。
【００１５】この発明では特に、ＤＭＡ制御回路にアド
レスデコーダを設け、ホストコンピュータのメモリ回路
より読み出したスタートアドレス情報をデコードして、
ＡＩモード及びノーマルモードのいずれであるかを識別
するようにしたものである。
レスデコーダを設け、ホストコンピュータのメモリ回路
より読み出したスタートアドレス情報をデコードして、
ＡＩモード及びノーマルモードのいずれであるかを識別
するようにしたものである。
【００１６】
（実施例１）図１の実施例を参照して発明の実施の形態
を説明する。図１には図５と対応する部分に同じ符号を
付けてある。ＤＭＡ転送に関するプログラム制御時間が
かかる第１の原因は、転送データＤｉがＡＩモード及び
ノーマルモードのいずれに対応したメモリ領域に格納す
るのかによって、ＡＩモード及びノーマルモードのいず
れかをプログラムで指定しなければならないことであ
る。また第２の原因は、メモリ回路５のＡＩモードに対
応したメモリ領域Ａ，Ｃ，Ｅ，…及びノーマルモードに
対応したメモリ領域Ｂ，Ｄ，Ｆ，…がそれぞれ混在して
分散配置されているために、制御プログラムがアドレス
に適合したモードを指定するのに判断処理の時間がかか
るためである。
を説明する。図１には図５と対応する部分に同じ符号を
付けてある。ＤＭＡ転送に関するプログラム制御時間が
かかる第１の原因は、転送データＤｉがＡＩモード及び
ノーマルモードのいずれに対応したメモリ領域に格納す
るのかによって、ＡＩモード及びノーマルモードのいず
れかをプログラムで指定しなければならないことであ
る。また第２の原因は、メモリ回路５のＡＩモードに対
応したメモリ領域Ａ，Ｃ，Ｅ，…及びノーマルモードに
対応したメモリ領域Ｂ，Ｄ，Ｆ，…がそれぞれ混在して
分散配置されているために、制御プログラムがアドレス
に適合したモードを指定するのに判断処理の時間がかか
るためである。
【００１７】この第２の問題は、以下のように工夫すれ
ば容易に解決できる。即ち、ＡＩモードに対応したメモ
リ領域Ａ，Ｃ，Ｅ，…を全て集めて、連続したアドレス
（例えば０〜８９９番地）に配置してＡＩ有領域（イ）
とし、一方ノーマルモードに対応したメモリ領域Ｂ，
Ｄ，Ｆ，…を全て集めて、連続したアドレス（例えば９
００〜２０９９）に配置して、ＡＩ無領域（ロ）とする
のである。このようにすると、制御プログラムはアドレ
スが例えば９００番地より大きいか、小さいかだけを判
断すればモード指定を行えるので、プログラムの判断処
理ステップが短くなる。
ば容易に解決できる。即ち、ＡＩモードに対応したメモ
リ領域Ａ，Ｃ，Ｅ，…を全て集めて、連続したアドレス
（例えば０〜８９９番地）に配置してＡＩ有領域（イ）
とし、一方ノーマルモードに対応したメモリ領域Ｂ，
Ｄ，Ｆ，…を全て集めて、連続したアドレス（例えば９
００〜２０９９）に配置して、ＡＩ無領域（ロ）とする
のである。このようにすると、制御プログラムはアドレ
スが例えば９００番地より大きいか、小さいかだけを判
断すればモード指定を行えるので、プログラムの判断処
理ステップが短くなる。
【００１８】第１の問題を解決するために、この発明で
はメモリ回路１５に格納するプログラムの中でデータＤ
１に対するスタートアドレスＡ１を指定するだけで、あ
とはＤＭＡ制御回路１２がメモリ回路１５より読み出し
たスタートアドレスＡ１を、この発明において追加した
アドレスデコーダ１２ｂでデコードして、ＡＩモード及
びノーマルモードのいずれかを識別し、それに対応して
Ｌ／Ｈレベルをとるインクリメント信号ＩＮＣをアドレ
スカウンタ１２ａに与える。
はメモリ回路１５に格納するプログラムの中でデータＤ
１に対するスタートアドレスＡ１を指定するだけで、あ
とはＤＭＡ制御回路１２がメモリ回路１５より読み出し
たスタートアドレスＡ１を、この発明において追加した
アドレスデコーダ１２ｂでデコードして、ＡＩモード及
びノーマルモードのいずれかを識別し、それに対応して
Ｌ／Ｈレベルをとるインクリメント信号ＩＮＣをアドレ
スカウンタ１２ａに与える。
【００１９】アドレスカウンタ１２ａはインクリメント
信号ＩＮＣがＨ（ノーマルモードに対応）であるとき
は、１ワードごとに前のアドレスを＋１させたアドレス
Ａｉを出力する。ＤＭＡ制御回路１２は、このアドレス
Ａｉに続いて、メモリ回路１５より読み出したデータＤ
ｉとにより１ワードＷｉを構成して、ＩＣテスタ１へ転
送する。一方、インクリメント信号ＩＮＣがＬ（ＡＩモ
ードに対応）であるときは、アドレスカウンタ１２ａは
カウントアップせず、スタートアドレスＡ１を出力した
状態のまま保持される。ＤＭＡ制御回路１２は、最初の
１ワードＷ１だけスタートアドレスＡ１とＤ１とを組合
せて転送するが、次回からはアドレス情報は転送せず、
データＤｉのみを転送する。
信号ＩＮＣがＨ（ノーマルモードに対応）であるとき
は、１ワードごとに前のアドレスを＋１させたアドレス
Ａｉを出力する。ＤＭＡ制御回路１２は、このアドレス
Ａｉに続いて、メモリ回路１５より読み出したデータＤ
ｉとにより１ワードＷｉを構成して、ＩＣテスタ１へ転
送する。一方、インクリメント信号ＩＮＣがＬ（ＡＩモ
ードに対応）であるときは、アドレスカウンタ１２ａは
カウントアップせず、スタートアドレスＡ１を出力した
状態のまま保持される。ＤＭＡ制御回路１２は、最初の
１ワードＷ１だけスタートアドレスＡ１とＤ１とを組合
せて転送するが、次回からはアドレス情報は転送せず、
データＤｉのみを転送する。
【００２０】アドレスデコーダ１２ｂはスタートアドレ
スＡ１の例えば上位の数ビットをデコードするだけでど
のモードかを識別できる。既に述べたように、メモリ回
路５をそれぞれアドレスの連続したＡＩ有領域（イ）と
ＡＩ無領域（ロ）とに大別した場合には、プログラムの
判断処理が容易であると同時に、アドレスデコーダ１２
ｂの構成が簡単になるので望ましい。しかしこの発明
は、このようなメモリ領域の分割に限定するものではな
く、従来のようにＡＩ有領域とＡＩ無領域とがそれぞれ
多数に分かれて分散していてもよい。この場合にはアド
レスデコーダ１２ｂの構成は複雑になるが、しかし制御
プログラムがいちいちＡＩモード及びノーマルモードの
いずれを用いるかを指定する必要がないので、データ転
送処理スピードは向上する。
スＡ１の例えば上位の数ビットをデコードするだけでど
のモードかを識別できる。既に述べたように、メモリ回
路５をそれぞれアドレスの連続したＡＩ有領域（イ）と
ＡＩ無領域（ロ）とに大別した場合には、プログラムの
判断処理が容易であると同時に、アドレスデコーダ１２
ｂの構成が簡単になるので望ましい。しかしこの発明
は、このようなメモリ領域の分割に限定するものではな
く、従来のようにＡＩ有領域とＡＩ無領域とがそれぞれ
多数に分かれて分散していてもよい。この場合にはアド
レスデコーダ１２ｂの構成は複雑になるが、しかし制御
プログラムがいちいちＡＩモード及びノーマルモードの
いずれを用いるかを指定する必要がないので、データ転
送処理スピードは向上する。
【００２１】（実施例２）従来例の場合、ＨＣ側で扱う
アドレスがバイトアドレスであって、ＩＣテスタのメモ
リ回路５のメモリの幅が３２ビットの場合、図２に示す
ようにＩＣテスタ側のアドレスと対応する。メモリ回路
５の斜線を付けた１番地に３２ビットのデータを転送す
る場合、ＨＣ側ではバイトアドレス４〜７の３２ビット
のデータとして扱われる。ＩＣテスタ側の番地に対応す
るバイトアドレス４〜７は実際には２進数で表され、下
位４ビットはそれぞれ０１００，０１０１，０１１０，
０１１１となる。このアドレス情報はＨＣではＩＣテス
タ側のアドレス表示の１番地（２進数で…００１）に変
換して送信信号ＳＤを生成しているが、その際下位２ビ
ットは不要である。
アドレスがバイトアドレスであって、ＩＣテスタのメモ
リ回路５のメモリの幅が３２ビットの場合、図２に示す
ようにＩＣテスタ側のアドレスと対応する。メモリ回路
５の斜線を付けた１番地に３２ビットのデータを転送す
る場合、ＨＣ側ではバイトアドレス４〜７の３２ビット
のデータとして扱われる。ＩＣテスタ側の番地に対応す
るバイトアドレス４〜７は実際には２進数で表され、下
位４ビットはそれぞれ０１００，０１０１，０１１０，
０１１１となる。このアドレス情報はＨＣではＩＣテス
タ側のアドレス表示の１番地（２進数で…００１）に変
換して送信信号ＳＤを生成しているが、その際下位２ビ
ットは不要である。
【００２２】またＨＣ２内でのＩＣテスタ１への一連の
データ転送動作においても、下位２ビットを使用しなく
ても済む。従ってバイトアドレスの下位２ビットに他の
情報をのせることができる。そこでこの発明では、図４
に示すようにＬＳＢ（下位１ビット）に、ノーマルモー
ドかＡＩモードかを選択するモード選択情報をのせる。
従って従来行っていたＩ／Ｏシステムコール（データ出
力のためのプロクラムの手順）において、ＩＯＣＴＬ
の手順が不要となる。更にこのようにすると、ＩＯＣ
ＴＬとＷＲＩＴＥとの間に他のプロセスの実行が入る
問題がないので、プロセスのロック、ロックの解除
の手順も不要となり、ＷＲＩＴＥのシステムコールの
みでよくなり、プログラムが極めて簡単になる。
データ転送動作においても、下位２ビットを使用しなく
ても済む。従ってバイトアドレスの下位２ビットに他の
情報をのせることができる。そこでこの発明では、図４
に示すようにＬＳＢ（下位１ビット）に、ノーマルモー
ドかＡＩモードかを選択するモード選択情報をのせる。
従って従来行っていたＩ／Ｏシステムコール（データ出
力のためのプロクラムの手順）において、ＩＯＣＴＬ
の手順が不要となる。更にこのようにすると、ＩＯＣ
ＴＬとＷＲＩＴＥとの間に他のプロセスの実行が入る
問題がないので、プロセスのロック、ロックの解除
の手順も不要となり、ＷＲＩＴＥのシステムコールの
みでよくなり、プログラムが極めて簡単になる。
【００２３】メモリ回路５の幅が図３に示すように１６
ビットである場合にも、２進数表示したバイトアドレス
のＬＳＢはデータ転送に関しては必要でなく、モード選
択情報をのせることができる。従って、ＤＭＡ制御回路
１２のアドレスデコーダ１２ｂでは、バイトアドレスの
ＬＳＢをデコードするだけで使用モードを識別できる。
ビットである場合にも、２進数表示したバイトアドレス
のＬＳＢはデータ転送に関しては必要でなく、モード選
択情報をのせることができる。従って、ＤＭＡ制御回路
１２のアドレスデコーダ１２ｂでは、バイトアドレスの
ＬＳＢをデコードするだけで使用モードを識別できる。
【００２４】実施例２の場合には、Ｉ／Ｏシステムコー
ルの上ではモード選択を指定する必要はないが、代わり
にバイトアドレスのＬＳＢで指示するので実施例１のよ
うにプログラム上での指示が全く不要になった訳ではな
いが、Ｉ／Ｏシステムコールの手順が減るのでプログラ
ム作成の手間が確実に減少すると共に、ＨＣのプログラ
ムの実行（処理）時間も減少する。
ルの上ではモード選択を指定する必要はないが、代わり
にバイトアドレスのＬＳＢで指示するので実施例１のよ
うにプログラム上での指示が全く不要になった訳ではな
いが、Ｉ／Ｏシステムコールの手順が減るのでプログラ
ム作成の手間が確実に減少すると共に、ＨＣのプログラ
ムの実行（処理）時間も減少する。
【００２５】
【発明の効果】この発明では、ＨＣ２のＤＭＡ制御回路
１２内にアドレスデコーダ１２ｂを設けることにより、
メモリ回路１５より読み出した転送先のスタートアドレ
スＡ１をデコードして、ＡＩモード及びノーマルモード
のいずれであるかを識別できる。従って、ＤＭＡ転送の
制御プログラム或いはＩ／Ｏシステムコール（（データ
出力のためのプログラムの手順）において、従来行って
いたモードの指定を省略できる。よって、これらのプロ
グラム作成に要する手間を可なり減少できる共に、プロ
グラムの実行処理時間を短縮できる。
１２内にアドレスデコーダ１２ｂを設けることにより、
メモリ回路１５より読み出した転送先のスタートアドレ
スＡ１をデコードして、ＡＩモード及びノーマルモード
のいずれであるかを識別できる。従って、ＤＭＡ転送の
制御プログラム或いはＩ／Ｏシステムコール（（データ
出力のためのプログラムの手順）において、従来行って
いたモードの指定を省略できる。よって、これらのプロ
グラム作成に要する手間を可なり減少できる共に、プロ
グラムの実行処理時間を短縮できる。
【図１】この発明の実施例を示すブロック図。
【図２】実施例２において、ＩＣテスタのメモリ回路の
幅が３２ビットの場合に、ＩＣテスタ側で使用するアド
レスとホストコンピュータ側で使用するバイトアドレス
との対応を示す図。
幅が３２ビットの場合に、ＩＣテスタ側で使用するアド
レスとホストコンピュータ側で使用するバイトアドレス
との対応を示す図。
【図３】実施例２において、ＩＣテスタのメモリ回路の
幅が１６ビットの場合に、ＩＣテスタ側で使用するアド
レスとホストコンピュータ側で使用するバイトアドレス
との対応を示す図。
幅が１６ビットの場合に、ＩＣテスタ側で使用するアド
レスとホストコンピュータ側で使用するバイトアドレス
との対応を示す図。
【図４】実施例２において、ＬＳＢにノーマルモード及
びＡＩモードのいずれかの選択情報をのせるようにした
バイトアドレス。
びＡＩモードのいずれかの選択情報をのせるようにした
バイトアドレス。
【図５】従来のＩＣ試験システムのブロック図。
【図６】送信信号の一例を示す波形図。
Claims (1)
- 【請求項１】 オートインクリメントモード（ＡＩモー
ド）のときに使用するメモリ領域と、ノーマルモード
（ＡＩオフモード）のときに使用するメモリ領域とより
成るメモリ回路を有するＩＣ試験装置と、 そのＩＣ試験装置へＤＭＡ（ダイレクト・メモリ・アク
セス）によりデータを転送し、かつＡＩモード時にアド
レスとしてスタートアドレスのみを転送し、ノーマルモ
ード時に各ワードごとに順次歩進したアドレスを転送す
るＤＭＡ制御回路と、前記ＩＣ試験装置に転送するデー
タ、アドレス情報及びＤＭＡ制御に関するプログラムを
格納するメモリ回路とを有するホストコンピュータと、
より成るＩＣ試験システムにおいて、 前記ＤＭＡ制御回路にアドレスデコーダを設け、前記ホ
ストコンピュータのメモリ回路より読み出したスタート
アドレス情報をデコードして、ＡＩモード及びノーマル
モードのいずれであるかを識別することを特徴とするＩ
Ｃ試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8269745A JPH10115664A (ja) | 1996-10-11 | 1996-10-11 | Ｉｃ試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8269745A JPH10115664A (ja) | 1996-10-11 | 1996-10-11 | Ｉｃ試験システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10115664A true JPH10115664A (ja) | 1998-05-06 |
Family
ID=17476571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8269745A Withdrawn JPH10115664A (ja) | 1996-10-11 | 1996-10-11 | Ｉｃ試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10115664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003027693A1 (fr) * | 2001-08-23 | 2003-04-03 | Advantest Corporation | Appareil de commande de mesure |
| WO2009078135A1 (ja) * | 2007-12-19 | 2009-06-25 | Advantest Corporation | 試験装置 |
-
1996
- 1996-10-11 JP JP8269745A patent/JPH10115664A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003027693A1 (fr) * | 2001-08-23 | 2003-04-03 | Advantest Corporation | Appareil de commande de mesure |
| WO2009078135A1 (ja) * | 2007-12-19 | 2009-06-25 | Advantest Corporation | 試験装置 |
| JP5331709B2 (ja) * | 2007-12-19 | 2013-10-30 | 株式会社アドバンテスト | 試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |