JP5331709B2

JP5331709B2 - 試験装置

Info

Publication number: JP5331709B2
Application number: JP2009546131A
Authority: JP
Inventors: 徳雄熊木
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2007-12-19
Filing date: 2008-12-04
Publication date: 2013-10-30
Anticipated expiration: 2028-12-04
Also published as: JPWO2009078135A1; DE112008003417T5; TW200933641A; WO2009078135A1; US20090164167A1; TWI397079B; US7792656B2

Description

本発明は、試験装置に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号１１／９５９，４７０出願日２００７年１２月１９日

半導体回路等の被試験デバイスを試験する試験装置として、複数の試験ユニットを用いるものが知られている。例えば複数の試験ユニットは、複数の被試験デバイス、または、被試験デバイスの複数のピンに対応して設けられる。それぞれの試験ユニットは、対応する被試験デバイスとの間で信号を受け渡すことで、当該被試験デバイスを試験する。

また、試験装置は、複数の試験ユニットに対応して複数の試験制御プログラムを予め格納する。そして、それぞれの試験制御プログラムを実行して、それぞれの試験ユニットを制御する。

また、複数の試験ユニットは、一つの制御バスに接続され、制御バスのアドレス空間にマッピングされる。つまり、それぞれの試験ユニットには、制御バスのアドレス空間におけるアドレスが割り当てられる。

ここで、試験装置の制御プロセッサは、制御プロセッサのアドレス空間に、それぞれの制御バスのアドレス空間をマッピングすることで、各試験ユニットを制御することが考えられる。しかし、制御プロセッサのアドレス空間に対して、制御バスのアドレス空間が広大すぎる等の理由で、制御バスのアドレス空間を制御プロセッサのアドレス空間にマッピングできない場合がある。

このような場合、制御バス上のアドレスを指定する一つのアドレスレジスタ、および、当該アドレスに対応する試験ユニットとのデータの受け渡しに用いる一つのデータレジスタを設けることが考えられる。この場合、制御プロセッサは、各試験制御プログラムを実行することにより、各試験制御プログラムに対応する試験ユニットを指定するアドレスデータ、および、当該試験ユニットを制御する試験データを生成して、アドレスレジスタおよびデータレジスタに書き込む。

データレジスタは、アドレスレジスタに書き込まれたアドレスデータにより指定される試験ユニットを、自己に書き込まれた試験データに基づいて制御する。これにより、制御バスのアドレス空間を制御プロセッサのアドレス空間にマッピングできない場合であっても、複数の試験ユニットを制御して、被試験デバイスを試験することができる。なお、関連する先行技術文献は現在把握していないので、その記載を省略する。

しかし、アドレスレジスタおよびデータレジスタを一組だけ用いる場合、排他制御等を実装しなければ、それぞれの試験ユニットが正常に動作できない場合がある。例えば、制御プロセッサにおいて試験制御プログラムＡの実行中に、割り込み等により試験制御プログラムＢへのタスクスイッチが発生すると、試験ユニットを正常に制御できない場合がある。

より具体的な例として、試験制御プログラムＡを実行して制御バスのアドレスＡ１に対してアクセスＤ１を実行した後に、試験制御プログラムＢを実行して制御バスのアドレスＡ２に対してアクセスＤ２を実行する場合を説明する。まず、制御プロセッサは、アドレスレジスタにアドレスＡ１を書き込む。ここで、試験制御プログラムＢへのタスクスイッチが生じたとする。

この場合、制御プロセッサは、試験制御プログラムＢを実行して、アドレスＡ２をアドレスレジスタに書き込み、データレジスタにアクセスＤ２を書き込むことで、アドレスＡ２に対するアクセスＤ２を実行する。ここで、試験制御プログラムＡへのタスクスイッチが更に生じたとする。

制御プロセッサは、試験制御プログラムＡの実行を再開して、データレジスタにアクセスＤ１を書き込む。しかし、アドレスレジスタには、アドレスＡ２が書き込まれているので、アドレスＡ１に対してアクセスＤ１を実行すべきであるのに対して、アドレスＡ２に対してのアクセスＤ１が実行されてしまう。このように、一組のアドレスレジスタおよびデータレジスタを用いる場合、何らかの理由でタスクスイッチが生じると、期待される動作を行えないという不都合が生じてしまう。

このような問題に対しては、排他制御、スレッド制御、割り込み禁止等の制御を行うことも考えられる。しかし、当該制御を行えるように試験制御プログラム等をプログラミングしなければならず、プログラム中にバグが生成される可能性が増大してしまう。また、プログラムの実行時間も増大してしまう。

そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の態様によると、被試験デバイスを試験する試験装置であって、制御バスのアドレス空間にマッピングされ、被試験デバイスを試験する複数の試験ユニットと、複数の試験制御プログラムを実行し、それぞれの試験制御プログラムに対応する試験ユニットをそれぞれ制御する制御プロセッサと、制御プロセッサのアドレス空間にマッピングされ、いずれかの試験ユニットの、制御バスのアドレス空間上のアドレスを、制御プロセッサから書き込みを受けて格納する複数のアドレスレジスタと、制御プロセッサのアドレス空間にマッピングされ、複数のアドレスレジスタと一対一に対応して設けられ、対応するアドレスレジスタが格納したアドレスにより指定される試験ユニットとの間で読み書きされるデータを格納する複数のデータレジスタとを備え、制御プロセッサは、それぞれの試験制御プログラムに対して、少なくとも一つのアドレスレジスタおよびデータレジスタを割り当て、それぞれの試験制御プログラムに応じて生成した試験データおよびアドレスデータを、対応するアドレスレジスタおよびデータレジスタに書き込む試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施形態に係る試験装置１００の構成を、被試験デバイス２００と共に示す図である。試験装置１００の動作例を示すフローチャートである。制御プロセッサ２０のアドレス空間の一例を説明する概念図を示す。試験装置１００の他の例を示す図である。試験装置１００の他の例を示す図である。

符号の説明

１０・・・試験制御部、２０・・・制御プロセッサ、２１・・・デバイスドライバ、２２・・・試験制御プログラム、２４・・・割込制御プログラム、３０・・・制御バスインターフェース、３２・・・アドレスレジスタ、３４・・・データレジスタ、５０・・・試験ユニット、１００・・・試験装置、２００・・・被試験デバイス

以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、実施形態に係る試験装置１００の構成を、被試験デバイス２００と共に示す図である。本例の試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、それぞれの試験制御プログラム２２に対してアドレスレジスタ３２およびデータレジスタ３４を割り当てることにより、タスクスイッチ等が生じた場合であっても、各試験ユニットを正常に動作させる。

試験装置１００は、試験制御部１０および複数の試験ユニット５０を備える。試験制御部１０は、予め与えられる複数の試験制御プログラム２２等を実行することにより、複数の試験ユニット５０を制御する。試験制御部１０は、例えばＣＰＵであってよい。

複数の試験ユニット５０は、複数の被試験デバイス２００、または、被試験デバイス２００の複数のピンに対応して設けられる。本例において、試験装置１００は、複数の被試験デバイス２００と一対一に対応する複数の試験ユニット５０を備え、複数の被試験デバイス２００を平行して試験する。

それぞれの試験ユニット５０は、対応する被試験デバイス２００との間で信号を受け渡すことで、被試験デバイス２００を試験する。また、複数の試験ユニット５０は、共通の制御バスを介して試験制御部１０との間でデータを受け渡す。

また、それぞれの試験ユニット５０は、制御バスのアドレス空間に配置（マッピング）される。つまり、それぞれの試験ユニット５０には、制御バスのアドレス空間におけるアドレスが割り当てられ、試験制御部１０は、当該アドレスに基づいて、各試験ユニット５０との間でデータを受け渡す。

なお、それぞれの試験ユニット５０は、複数の試験モジュールを有してよい。例えば試験ユニット５０は、被試験デバイス２００の動作モードを制御する試験モジュール、被試験デバイス２００に所定の論理パターンを入力する試験モジュール、被試験デバイス２００に電源電力を供給する試験モジュール等を有してよい。

また、それぞれの試験モジュールは、制御バスのアドレス空間にマッピングされる。例えば、同一の試験ユニット５０に設けられる試験モジュールは、制御バスのアドレス空間上におけるアドレスの上位ビットが共通であってよい。試験制御部１０は、当該アドレスに基づいて、各試験モジュールとの間でデータを受け渡してよい。

試験制御部１０は、制御プロセッサ２０および制御バスインターフェース３０を有する。制御プロセッサ２０は、複数の試験制御プログラム２２およびデバイスドライバ２１が予め与えられ、複数の試験制御プログラム２２を実行することにより、複数の試験ユニット５０を制御する。例えば制御プロセッサ２０は、試験制御プログラム２２を実行することにより、試験ユニット５０に与える試験データと、当該試験データを与えるべき試験ユニット５０を指定するアドレスデータとを生成してよい。

本例の試験制御プログラム２２は、複数の試験ユニット５０と同数与えられる。制御プロセッサ２０は、それぞれの試験制御プログラム２２を実行して、各試験制御プログラムに対応する試験ユニット５０をそれぞれ制御する。また、デバイスドライバ２１は、試験装置１００のハードウェアを、試験制御プログラム２２等に応じて制御するべく与えられるソフトウェアであってよい。

制御バスインターフェース３０は、制御プロセッサ２０と、複数の試験ユニット５０との間でデータを受け渡す。制御バスインターフェース３０は、複数のアドレスレジスタ３２および複数のデータレジスタ３４を有する。複数のアドレスレジスタ３２および複数のデータレジスタ３４は、一対一に対応して設けられる。

アドレスレジスタ３２およびデータレジスタ３４は、少なくとも複数の試験制御プログラム２２と同じ個数ずつ設けられる。図１に示す構成では、アドレスレジスタ３２およびデータレジスタ３４は、試験制御プログラム２２と同数ずつ（ｎ個ずつ）設けられる。制御プロセッサ２０は、各試験制御プログラム２２を実行して、試験データおよびアドレスデータを生成する前に、それぞれの試験制御プログラム２２に対して、少なくとも一組のアドレスレジスタ３２およびデータレジスタ３４を割り当てる。

それぞれのアドレスレジスタ３２は、制御プロセッサ２０のアドレス空間にマッピングされ、いずれかの試験ユニット５０の、制御バスのアドレス空間上のアドレスを、制御プロセッサ２０から書き込みを受けて格納する。本例では、それぞれのアドレスレジスタ３２は、対応する試験制御プログラム２２に応じて生成されたアドレスデータを格納する。なお、制御プロセッサ２０のアドレス空間、および、制御バスのアドレス空間は、仮想のアドレス空間であってよい。

それぞれのデータレジスタ３４は、制御プロセッサ２０のアドレス空間にマッピングされ、対応するアドレスレジスタ３２が格納したアドレスデータにより指定される試験ユニット５０との間で読み書きされるデータを格納する。例えばデータレジスタ３４は、アドレスデータにより指定される試験ユニット５０のメモリ等に書き込むべきデータ、または、アドレスデータにより指定される試験ユニット５０を制御するコマンドデータ等の試験データを格納してよい。

それぞれのデータレジスタ３４は、対応する試験制御プログラム２２に応じて生成された試験データを格納してよい。また、データレジスタ３４は、アドレスデータにより指定される試験ユニット５０のメモリ等から読み出したデータを格納してもよい。

このように、アドレスレジスタ３２およびデータレジスタ３４を設けることで、制御プロセッサ２０のアドレス空間に制御バスのアドレス空間をマッピングすることができない場合であっても、制御プロセッサ２０は、アドレスレジスタ３２およびデータレジスタ３４を介して試験ユニット５０を制御することができる。そして、各試験制御プログラム２２に対して、少なくとも一組のアドレスレジスタ３２およびデータレジスタ３４を割り当てるので、割り込み等によりタスクスイッチが生じた場合であっても、排他制御等を実装せずとも、各試験制御プログラム２２に応じて各試験ユニット５０を正常に動作させることができる。

また、排他制御等を実装せずともよいので、試験制御プログラム２２、デバイスドライバ２１等の作成を容易にして、バグの生成確率を低減することができる。また、プログラムの実行時間を短くすることができ、試験時間を短くすることができる。

図２は、試験装置１００の動作例を示すフローチャートである。被試験デバイス２００を試験する場合、まず、制御プロセッサ２０が、各試験制御プログラム２２を起動する（Ｓ３００）。制御プロセッサ２０は、複数の試験制御プログラム２２を平行して起動してよい。

制御プロセッサ２０は、それぞれの試験制御プログラム２２を実行する場合に、それぞれの試験制御プログラム２２に一組のアドレスレジスタ３２およびデータレジスタ３４を割り当てる。例えば、起動されたそれぞれの試験制御プログラム２２は、制御プロセッサ２０に、アドレスレジスタ３２およびデータレジスタ３４の割り当て処理を要求する。より具体的には、起動された試験制御プログラム２２は、制御プロセッサ２０に、割り当てられるアドレスレジスタ３２およびデータレジスタ３４の、制御プロセッサ２０のアドレス空間におけるアドレスを要求する（Ｓ３０２）。

制御プロセッサ２０は、当該割り当て処理の要求に応じて、他の試験制御プログラム２２に割り当てられていないアドレスレジスタ３２およびデータレジスタ３４を、当該試験制御プログラム２２に割り当てる。制御プロセッサ２０は、デバイスドライバ２１を用いて当該割り当て処理を行ってよい。

より具体的には、制御プロセッサ２０は、試験制御プログラム２２からの要求に応じて、他の試験制御プログラム２２に割り当てられていないアドレスレジスタ３２およびデータレジスタ３４を、制御プロセッサ２０のアドレス空間にマッピングする（アドレス空間上のアドレスを割り当てる）。

そして、制御プロセッサ２０は、当該アドレスレジスタ３２およびデータレジスタ３４に割り当てた当該アドレスを、試験制御プログラム２２に通知する(Ｓ３０４)。ここで、試験制御プログラム２２にアドレスを通知する処理とは、例えば制御プロセッサ２０が、当該試験制御プログラム２２を実行する場合に用いるべきアドレス値として、当該アドレスを保存する処理であってよい。なお、制御プロセッサ２０は、予め与えられるオペレーティングシステム等のソフトウェアを用いて、アドレスレジスタ３２およびデータレジスタ３４を、制御プロセッサ２０のアドレス空間にマッピングしてよい。

これらのソフトウェアの動作としては、まず、各試験制御プログラム２２の起動時に、各試験制御プログラム２２から、オペレーティングシステムに対して、アドレスレジスタ３２およびデータレジスタ３４のアドレスを要求する。オペレーティングシステムは、アドレスレジスタ３２およびデータレジスタ３４を管理するデバイスドライバ２１と協調して、試験制御プログラム２２に割り当てるべきアドレスレジスタ３２およびデータレジスタ３４を、制御プロセッサ２０のアドレス空間にマッピングする。

そして、オペレーティングシステムは、マッピングしたアドレスレジスタ３２およびデータレジスタ３４のアドレスを、試験制御プログラム２２に通知する。このようなソフトウェアの動作に応じて、制御プロセッサ２０が演算処理等を行うことで、各試験制御プログラム２２に、アドレスレジスタ３２およびデータレジスタ３４を割り当てることができる。

各試験制御プログラム２２に対してアドレスレジスタ３２およびデータレジスタ３４を割り当てた後、制御プロセッサ２０は、試験データおよびアドレスデータの生成を開始して、被試験デバイス２００を試験する（Ｓ３０６）。このとき制御プロセッサ２０は、各試験制御プログラム２２に応じて生成した試験データおよびアドレスデータを、当該試験制御プログラム２２に対応するデータレジスタ３４およびアドレスレジスタ３２に書き込む。制御プロセッサ２０は、データレジスタ３４およびアドレスレジスタ３２に割り当てたアドレスに、試験データおよびアドレスデータを書き込んでよい。

それぞれのデータレジスタ３４は、対応するアドレスレジスタ３２に書き込まれたアドレスデータで指定される試験ユニット５０を、自己に書き込まれた試験データに応じて制御する。このような処理により、排他制御等を行わずに、複数の試験制御プログラム２２を用いて被試験デバイス２００を試験することができる。

図３は、制御プロセッサ２０のアドレス空間の一例を説明する概念図を示す。本例の制御プロセッサ２０は、０Ｘ００００〜０ＸＦＦＦＦのアドレス空間を有する。また、図３において"＆ＡＣＢＲＧｍ"は、当該アドレス空間にマッピングされたアドレスレジスタ３２−ｍのアドレスを示しており、"＆ＤＣＢＲＧｍ"は、当該アドレス空間にマッピングされたデータレジスタ３４−ｍのアドレスを示す。

制御プロセッサ２０は、アドレス空間を複数のページに分割して管理する。また、制御プロセッサ２０は、それぞれの試験制御プログラム２２と、アドレス空間の各ページとを対応付けて管理してよい。この場合、制御プロセッサ２０は、試験制御プログラム２２に対する処理において、当該試験制御プログラム２２に対応するページ以外のページには、アクセスできないように各ページを管理してよい。

図３に示すように、本例の制御プロセッサ２０は、それぞれの試験制御プログラム２２に対応するアドレスレジスタ３２およびデータレジスタ３４の組を、制御プロセッサ２０のアドレス空間において、試験制御プログラム２２毎に異なるページにマッピングする。例えば制御プロセッサ２０は、それぞれの試験制御プログラム２２に対応するページに、当該試験制御プログラム２２に割り当てたアドレスレジスタ３２およびデータレジスタ３４をマッピングしてよい。このような処理により、制御プロセッサ２０が、それぞれの試験制御プログラム２２の処理において、当該試験制御プログラム２２に割り当てられていないアドレスレジスタ３２およびデータレジスタ３４にアクセスすることを防ぐことができる。

図４は、試験装置１００の他の例を示す図である。本例の試験装置１００において、制御プロセッサ２０は複数の割込制御プログラム２４に更に基づいて動作して、試験ユニット５０を制御する。複数の割込制御プログラム２４は、複数の試験ユニット５０と一対一に対応して設けられ、制御プロセッサ２０に対して、試験制御プログラム２２の実行中に割込制御プログラム２４による処理を割り込ませる。

例えば割込制御プログラム２４は、対応する試験ユニット５０から、予め定められたデータがデータレジスタ３４に書き込まれた場合に、制御プロセッサ２０に割込処理を行わせてよい。当該データレジスタ３４は、試験制御プログラム２２に対応するレジスタであってもよい。制御プロセッサ２０は、割込制御プログラム２４からの要求に応じて、対応する試験ユニット５０に与えるべき割込データ、および、当該試験ユニット５０を指定する割込アドレスデータを生成する。

また、制御プロセッサ２０は、複数の割込制御プログラム２４と一対一に対応して設けられた複数組のアドレスレジスタ３２およびデータレジスタ３４を更に有する。割込制御プログラム２４に対応するアドレスレジスタ３２は、対応する割込制御プログラム２４が生成した割込アドレスデータを格納する。また、割込制御プログラム２４に対応するデータレジスタ３４は、対応する割込制御プログラム２４に応じて制御プロセッサ２０が生成する割込データを格納し、割込アドレスデータにより指定される試験ユニット５０を、当該割込データに応じて制御する。

上述したように、制御プロセッサ２０は、それぞれの試験制御プログラム２２に対応するアドレス空間のページに、当該試験制御プログラム２２に割り当てたアドレスレジスタ３２およびデータレジスタ３４をマッピングしてよい。更に、制御プロセッサ２０は、割込制御プログラム２４に割り当てるアドレスレジスタ３２およびデータレジスタ３４を、同一の試験ユニット５０に対応する試験制御プログラム２２に割り当てるアドレスレジスタ３２およびデータレジスタ３４と同一のページにマッピングしてよい。

例えば制御プロセッサ２０は、試験制御プログラム２２−１および割込制御プログラム２４−１に対応するアドレスレジスタ３２−１ａ、データレジスタ３４−１ａ、アドレスレジスタ３２−１ｂ、および、データレジスタ３４−１ｂを、制御プロセッサ２０のアドレス空間における同一のページにマッピングしてよい。

また、制御プロセッサ２０は、試験制御プログラム２２に対するアドレスレジスタ３２およびデータレジスタ３４の割り当て処理と平行して、割込制御プログラム２４に対するアドレスレジスタ３２およびデータレジスタ３４の割り当て処理を行ってよい。割込制御プログラム２４に対するアドレスレジスタ３２およびデータレジスタ３４の割り当て処理は、図２に関連して説明した試験制御プログラム２２に対するアドレスレジスタ３２およびデータレジスタ３４の割り当て処理と同様であってよい。

以上のように、それぞれの割込制御プログラム２４に対しても、アドレスレジスタ３２およびデータレジスタ３４を設けることにより、割込制御プログラム２４による処理が生じた場合であっても、それぞれの試験ユニット５０を正常に動作させることができる。このため、被試験デバイス２００を精度よく試験することができる。

図５は、試験装置１００の他の例を示す図である。本例の試験装置１００では、一つの試験ユニット５０に対して、複数の試験制御プログラム２２が与えられる。この場合であっても、制御バスインターフェース３０は、それぞれの試験制御プログラム２２に対して、少なくとも一組のアドレスレジスタ３２およびデータレジスタ３４を有する。同一の試験ユニット５０に対応付けられるアドレスレジスタ３２およびデータレジスタ３４は、制御プロセッサ２０のアドレス空間において、同一のページにマッピングされてよい。

このような構成により、一つの試験ユニット５０を、複数の試験制御プログラム２２を用いて機能させる場合であっても、排他制御等を用いずに、それぞれの試験ユニット５０を正常に動作させることができる。このため、被試験デバイス２００を精度よく試験することができる。また、排他制御等を実装しないので、試験装置１００を制御するプログラムを容易に作成することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims

被試験デバイスを試験する試験装置であって、
制御バスのアドレス空間にマッピングされ、前記被試験デバイスを試験する複数の試験ユニットと、
複数の試験制御プログラムを実行し、それぞれの前記試験制御プログラムに対応する前記試験ユニットをそれぞれ制御する制御プロセッサと、
前記制御プロセッサのアドレス空間にマッピングされ、いずれかの前記試験ユニットの、前記制御バスのアドレス空間上のアドレスを、前記制御プロセッサから書き込みを受けて格納する複数のアドレスレジスタと、
前記制御プロセッサのアドレス空間にマッピングされ、前記複数のアドレスレジスタと一対一に対応して設けられ、対応する前記アドレスレジスタが格納したアドレスにより指定される前記試験ユニットとの間で読み書きされるデータを格納する複数のデータレジスタと
を備え、
前記制御プロセッサは、それぞれの前記試験制御プログラムに対して、少なくとも一つの前記アドレスレジスタおよび前記データレジスタを割り当て、それぞれの前記試験制御プログラムに応じて生成した試験データおよびアドレスデータを、対応する前記アドレスレジスタおよび前記データレジスタに書き込む試験装置。
前記複数のアドレスレジスタおよび前記複数のデータレジスタは、少なくとも前記複数の試験制御プログラムと同じ個数ずつ設けられ、
前記制御プロセッサは、前記試験制御プログラムを実行する場合に、当該試験制御プログラムに一つの前記アドレスレジスタおよび前記データレジスタを割り当てる
請求項１に記載の試験装置。
前記制御プロセッサは、前記試験制御プログラムに応じてデータを生成する前に、当該試験制御プログラムに対して、少なくとも一つの前記アドレスレジスタおよび前記データレジスタを割り当てる
請求項１または２に記載の試験装置。
前記制御プロセッサは、前記試験制御プログラムに応じて動作する場合に、当該試験制御プログラムに割り当てるべき前記アドレスレジスタおよび前記データレジスタを、前記制御プロセッサのアドレス空間にマッピングし、当該試験制御プログラムに応じて生成した前記試験データおよび前記アドレスデータを、マッピングされた前記アドレスレジスタおよび前記データレジスタに書き込む
請求項３に記載の試験装置。
前記制御プロセッサは、前記制御プロセッサのアドレス空間を複数のページに分割して管理し、それぞれの前記試験制御プログラムに対応する前記アドレスレジスタおよび前記データレジスタを、前記制御プロセッサのアドレス空間において異なるページにマッピングする
請求項４に記載の試験装置。
前記制御プロセッサは、複数の前記試験ユニットと一対一に対応して設けられる複数の割込制御プログラムに応じて動作して、それぞれの前記試験ユニットに与えるべき割込データ、および、当該試験ユニットを指定する割込アドレスデータを更に生成し、
前記アドレスレジスタおよび前記データレジスタは、前記試験制御プログラムおよび前記割込制御プログラムと同じ個数ずつ設けられ、
それぞれの前記アドレスレジスタおよび前記データレジスタは、対応付けられる前記試験制御プログラムおよび前記割込制御プログラムに応じて前記制御プロセッサが生成するデータを格納する
請求項５に記載の試験装置。
前記制御プロセッサは、同一の前記試験ユニットにデータを供給する前記試験制御プログラムおよび前記割込制御プログラムに対応する２組の前記アドレスレジスタおよび前記データレジスタを、前記制御プロセッサのアドレス空間において同一のページに配置する
請求項６に記載の試験装置。