JP2010117813A - デバッグシステム、デバッグ方法、デバッグ制御方法及びデバッグ制御プログラム - Google Patents

Abstract

【課題】エラーの検出を抑制することができるデバッグシステム、デバッグ方法、デバッグ制御方法及びデバッグ制御プログラムを提供すること
【解決手段】本発明にかかるデバッグシステムは、演算処理を実行する複数の演算処理部５１、５２と、複数の演算処理部５１、５２からの出力を比較する比較部５３と、複数の演算処理部５１、５２のうちの所定の演算処理部に対してデバッグ処理を実行する場合に、比較部５３の動作を停止させる停止命令を、当該比較部５３に出力するデバッグ処理部５４を備えるものである。
【選択図】図１

Description

本発明は、デバッグシステム、デバッグ方法、デバッグ制御方法及びデバッグ制御プログラムに関する。

近年、ブレーキ等の安全に関わるシャーシ系の車載マイコンにおいて、機能安全という観点から複数のプロセッサにより構成される冗長プロセッサの採用が望まれるようになった。プロセッサを冗長化したシステムでは、それぞれのプロセッサに同一の命令を実行させ、それぞれのプロセッサの動作結果を比較して、プロセッサの故障等の検出を可能とすることにより安全性を向上させている。また、この用途では、冗長機能を有効とした場合における動作上の安全性を低下させることなく、デバッグ機能を実装する必要がある。

ところで、デバッグ機能を有するプロセッサは、デバッグ機能を有するユニットをプロセッサに対して搭載することにより実現が可能である。デバッグ機能を有するユニットとは、例えば、デバッグコントロールユニット（ＤＣＵ）である。
しかし、例えば、２つのプロセッサから構成される冗長プロセッサシステムに、デバッグ機能を実装する際に、ＤＣＵを２つのプロセッサのそれぞれに対して搭載すると、素子数の増大につながってしまう。

しかし、ＤＣＵを１つのプロセッサのみに搭載した場合は、ＤＣＵを搭載したプロセッサのみでデバッグが実行される結果、２つのプロセッサの動作結果が不一致となるエラーが検出されてしまうという問題がある。つまり、２つのプロセッサは同一の命令を実行し、動作結果が一致するかどうかの確認が行われているため、ＤＣＵもプロセッサと同様に冗長構成としない場合には、例えば、デバッグにおいてブレークしたときに、ＤＣＵを搭載しているプロセッサのみの動作が止まり、他方のプロセッサは動作し続けるため、動作結果が不一致となり不要なエラーを検出してしまう。

なお、特許文献１では、冗長化したモジュールが同期して動作するシステムにおいて、書き込んだデータが全てのモジュールから出力されるレジスタと、対応するモジュールのみから出力され、他のモジュールでは無視されるレジスタをモジュールの出力インタフェース回路に持たせ、最終出力のテストを容易にして早期の故障発見を可能とする技術が公開されている。
特開平１０−１３３９００号公報

背景技術として説明したように、冗長プロセッサシステムにおいて、特定のプロセッサのみに対してデバッグを実行すると、エラーを検出してしまうという問題がある。

本発明にかかるデバッグシステムは、演算処理を実行する複数の演算処理部と、前記複数の演算処理部からの出力を比較する比較部と、前記複数の演算処理部のうちの所定の演算処理部に対してデバッグ処理を実行する場合に、前記比較部の動作を停止させる停止命令を、当該比較部に出力するデバッグ処理部を備えるものである。
これにより、冗長プロセッサシステムにおいて、特定のプロセッサのみに対してデバッグを実行するときでも、プロセッサの出力の比較が抑止され、エラーの検出を抑制することができる。

本発明により、エラーの検出を抑制することができるデバッグシステム、デバッグ方法、デバッグ制御方法及びデバッグ制御プログラムを提供することができる。

以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
発明の実施の形態１．
図１は、本発明の実施の形態１にかかるデバッグシステムの概略を示すブロック図である。
デバッグシステム１は、演算処理部５１、５２、比較部５３及びデバッグ処理部５４を有している。ここでは、演算処理部５１で実行される演算処理に対してデバッグを実行するものとして説明する。

演算処理部５１、５２は、例えば、プロセッサのような演算処理を実行可能な装置で構成される。ここでのプロセッサとは、ＣＰＵ（Central Processing Unit）のように別チップで構成される物理プロセッサのみでなく、ＣＰＵコアのように同一チップ上に構成される論理プロセッサも含まれる。
比較部５３は、演算処理部５１、５２からの出力の比較を行い、それぞれの出力の不一致をエラーとして検出する。

デバッグ処理部５４は、演算処理部５１で実行される演算処理に対するデバッグ処理の実行や、比較部５３の動作を停止させる処理を実行する。
デバッグ処理部５４は、演算処理部５１で実行される演算処理に対してデバッグを実行するときに、比較部５３に対して、動作を停止させる停止命令を出力する。
これにより、特定の演算処理部のみに対してデバッグを実行するときでも、演算処理部の出力の比較が抑止され、エラーの検出を抑制することができる。

図２は、本発明の実施の形態１にかかるデバッグシステムの詳細を示すブロック図である。
デバッグシステム１は、冗長プロセッサシステム２及び、デバッグ制御システム３を備えている。

冗長プロセッサシステム２は、ＣＰＵ１２及びデバッグコントロールユニット（ＤＣＵ）１５から構成されるＣＰＵ Ｓｕｂｓｙｓｔｅｍ１０、ＣＰＵ１３から構成されるＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１及び、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４を有する。ＣＰＵ Ｓｕｂｓｙｓｔｅｍ１０及びＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１は、同じ命令を実行し、それらの出力はＣｏｍｐａｒｅ Ｕｎｉｔ１４へ出力されて、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４において２つの出力の比較が行われる。また、冗長プロセッサシステム２は、記憶装置（図示せず）を備えるなどし、所定のプログラムを実行可能な構成であるものとする。冗長プロセッサシステム２は、冗長演算システムとして機能し、ＣＰＵ Ｓｕｂｓｙｓｔｅｍ１０、１１は、演算処理部として機能する。

デバッグ制御システム３は、エミュレータ２０及びホストＰＣ（Personal Computer）２１を有する。デバッグ制御システム３は、接続端子を介して、冗長プロセッサシステム２と接続可能である。例えば、シリアルポートのような接続端子であるが、通信が行えるインタフェースであればどのようなものであってもよい。デバッグ制御システム３は、デバッグ制御部として機能する。
ＣＰＵ１２、１３は、それぞれＣＰＵコアで構成される。なお、上述のとおり、ＣＰＵ１２、１３をそれぞれ別チップで構成されるＣＰＵとしたマルチプロセッサに適用した実施の形態であってもよいが、本実施の形態では、マルチコアに適用した例について説明する。

Ｃｏｍｐａｒｅ Ｕｎｉｔ１４は、ＣＰＵ Ｓｕｂｓｙｓｔｅｍ１０及びＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１からの出力の比較を行う。それぞれの出力の不一致を検出した場合には、エラーを出力する。例えば、エラーの出力処理は、ＯＳもしくはアプリケーションに対して、ＣＰＵ１２及びＣＰＵ１３の有する割り込みレジスタを介して、割り込みを発生することにより行われる。Ｃｏｍｐａｒｅ Ｕｎｉｔ１４は、比較部として機能する。

ＤＣＵ１５には、接続端子を介してデバッグ制御システム３が接続される。ＤＣＵ１５は、デバッグ制御システム３からの要求に応じて、ＣＰＵ１２に対して、デバッグ処理を実行する。例えば、冗長プロセッサシステムにおいて実行されるプログラム中のブレークポイントの設定や、ＣＰＵ内の各種情報取得等を実行する。さらに、本発明におけるＤＣＵ１５は、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４及びＣＰＵ１３の動作制御を行う。ＤＣＵ１５は、デバッグ処理部として機能する。

エミュレータ２０は、ＤＣＵ１５とホストＰＣ２１とのインタフェースとして動作し、ホストＰＣ２１からの各種デバッグコマンドをＤＣＵ１５に転送する。また、ＤＣＵ１５からの出力をホストＰＣ２１へ転送する。
ホストＰＣ２１は、例えば、ＰＣ（Personal Computer）のような情報処理装置である。ホストＰＣ２１は、入力されたデバッグ処理要求を、エミュレータ２０を介してＤＣＵ１５に出力する。また、ＤＣＵ１５からのデバッグ処理結果の出力を受ける。エミュレータ２０及びホストＰＣ２１は、デバッグ制御部として機能する。

続いて、図３に示すフローチャートを用いて、本発明の実施の形態１にかかるデバッグシステムの動作について説明する。
まず、冗長プロセッサシステム２に接続端子を介して、デバッグ制御システム３が接続されると、冗長プロセッサシステム２に備えられたデバッグ制御システム３が接続されたことを示す信号がアクティブになる（Ｓ３０１）。
ＤＣＵ１５は、アクティブになった信号によって、デバッグ制御システム３が接続されたことを検知する（Ｓ３０２）。

ＤＣＵ１５は、デバッグ制御システム３が接続されたことを検知すると、ＣＰＵ１３及びＣｏｍｐａｒｅ Ｕｎｉｔ１４の動作を停止させるための停止命令を、ＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１及びＣｏｍｐａｒｅ Ｕｎｉｔ１４に出力する（Ｓ３０３）。これにより、ＣＰＵ１３及びＣｏｍｐａｒｅ Ｕｎｉｔ１４の動作が停止する。例えば、供給クロックを止たり、電源供給を止めることにより動作を停止する。
ＣＰＵ１３及びＣｏｍｐａｒｅ Ｕｎｉｔ１４の動作停止後、ＣＰＵ１２に対してデバッグを開始する（Ｓ３０４）。

ここでは、デバッグ制御システムとして、エミュレータとホストＰＣからなる構成について説明したが、冗長プロセッサシステムのＤＣＵにデバッグシステムを接続して、デバッグを行うことができれば、本実施の形態に例示した構成に限られない。
なお、ＣＰＵ１３及びＣｏｍｐａｒｅ Ｕｎｉｔ１４の動作を停止させることにより、エラーの検出を抑制しているが、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４のみに対して、停止命令を出力し、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４の動作を停止させることによってもエラーの検出を抑制することができる。また、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４の動作ではなく、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４の出力を停止させることによって、エラーの検出を抑制してもよい。

以上のように、本実施の形態によれば、冗長プロセッサシステムにおいて、特定のプロセッサのみに対してデバッグを実行するときでも、プロセッサの出力の比較が抑止され、エラーの検出を抑制することができる。
また、特定のプロセッサのみに対してＤＣＵを搭載してデバッグを実行することが可能となるため、デバッグ機能までも冗長可する必要がなくなり、素子数を低減することができる。

さらに、冗長プロセッサシステムにデバッグ制御システムを接続するのみで、デバッグ対象のプロセッサ以外のプロセッサ及びＣｏｍｐａｒｅ Ｕｎｉｔの動作を停止させ、デバッグの実行が可能となるため、デバッグの操作性、容易性を向上することができる。
また、本発明は、冗長機能を犠牲にすることなく実装可能であるため、冗長機能を有効とした場合における動作上の安全性を低下させることもない。

発明の実施の形態２．
図４は、本発明の実施の形態２にかかるデバッグシステムを示すブロック図である。
なお、図４における各構成要素は、実施の形態１と同様であるため、説明を省略する。本実施の形態では、ホストＰＣ２１の有する機能として、ブレークポイント設定機能１００及びモード制御設定機能１０１を詳述している点が実施の形態１における図２と異なる。

ブレークポイント設定機能１０は、冗長プロセッサシステムにおいて実行されるプログラム中のブレークポイントを設定する機能である。
モード制御設定機能１０１は、ＤＣＵ１５からＣｏｍｐａｒｅ Ｕｎｉｔ１４及びＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１に対して停止命令を出力するタイミングを、ブレークポイント設定機能１０により設定したブレークポイントに基づいて決定する。

続いて、図５に示すフローチャートを用いて、本発明の実施の形態２にかかるデバッグシステムに動作について説明する。
まず、ホストＰＣ２１のブレークポイント設定機能１００により、冗長プロセッサシステムにおいて実行されるプログラム中のブレークポイントを設定する（Ｓ４０１）。例えば、プログラムの実行を停止させたいプログラム中の命令のアドレスをブレークポイント用アドレスとして指定することにより行う。

ブレークポイントが設定されると、設定されたブレークポイントに基づいて、モード制御用機能１０１がモード制御用アドレスの設定を行う（Ｓ４０２）。ブレークポイントが設定されたアドレスよりも、数サイクル前に実行される命令のアドレスを算出して、そのアドレスをモード制御用アドレスとして設定する。ホストＰＣ２１は、エミュレータ２０を介して、ブレークポイント用アドレス及びモード制御用アドレスをＤＣＵ１５に出力する。そして、出力を受けたＤＣＵ１５はブレークポイント用アドレス及びモード制御用アドレスをＣＰＵ１２に出力する。

ここで、ブレークポイントを検出してからＣｏｍｐａｒｅ Ｕｎｉｔ１４及びＣＰＵ１３の動作を停止させるという方法も考えられる。しかし、この場合は、ブレークポイントを検出してから、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４及びＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１に停止命令を出力し、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４及びＣＰＵ１３の動作を停止させるまでに遅延が発生してしまうため、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４がエラーを検出してしまうおそれがある。よって、本実施の形態では、ブレークポイントから数クロック前の命令のアドレスを計算し、プログラムの実行アドレスがそのアドレスに達した時点で、ＤＣＵ１５からＣｏｍｐａｒｅ Ｕｎｉｔ１４及びＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１に停止命令を出力する。
なお、本実施の形態では、モード制御用アドレスをブレークポイントから数クロック前の命令のアドレスとしたが、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４がエラーを検出しないタイミングであれば、本実施の形態において例示したクロック数に限られない。

次に、ホストＰＣ２１を用いて、必要に応じた他のデバッグに関する設定を行った後にデバッグを開始する（Ｓ４０３）。
冗長プロセッサシステム１のデバッグ中に、ＣＰＵ１２において実行したプログラムの実行アドレスがモード制御用アドレスになった場合に、ＤＣＵ１５は、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４及びＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１に停止命令を出力する（Ｓ４０４、Ｓ４０５）。これにより、ＣＰＵ１２におけるプログラムの実行がブレークポイントに到達し、ＣＰＵ１２の動作が停止しても、Ｃｏｍｐａｒｅ Ｕｎｉｔ１４におけるエラーの検出を抑制することができる。

ＣＰＵ１２におけるプログラムの実行アドレスがブレークポイントに到達すると、ＣＰＵ１２の動作が停止し、ＣＰＵ１２内の各種情報の取得等のデバッグ処理を行うことができる（Ｓ４０６）。
以上のように、本実施の形態によれば、冗長プロセッサシステムにおいて、特定のプロセッサのみに対してデバッグを実行するときでも、プロセッサの出力の比較を抑止され、エラーの検出を抑制することができる。
また、特定のプロセッサのみに対してＤＣＵを搭載してデバッグを実行することが可能となるため、デバッグ機能までも冗長可する必要がなくなり、素子数を低減することができる。

さらに、冗長プロセッサシステムにおいて実行されるプログラムのブレークポイントを設定するのみで、ブレークポイントに基づいたタイミングで、デバッグ対象のプロセッサ以外のプロセッサ及びＣｏｍｐａｒｅ Ｕｎｉｔの動作を停止させ、デバッグ処理の実行が可能となるため、デバッグの操作性、容易性を向上することができる。
また、本発明は、冗長機能を犠牲にすることなく実装可能であるため、冗長機能を有効とした場合における動作上の安全性を低下させることもない。

発明の実施の形態３．
図６に示すフローチャートを用いて、本発明の実施の形態３にかかるデバッグシステムに動作について説明する。
なお、本発明の実施の形態３にかかるデバッグシステムの全体構成は、図１に示す構成と同様であり、説明を省略する。

まず、デバッグシステム３をＤＣＵ１５へ接続し、ホストＰＣ２１にてデバッガを起動する（Ｓ５０１）。
デバッガを起動したタイミングで、ホストＰＣ２１からエミュレータ２０及びＤＣＵ１５を介して、ＣＰＵ Ｓｕｂｓｙｓｔｅｍ１１及びＣｏｍｐａｒｅ Ｕｎｉｔ１４に停止命令を出力する（Ｓ５０２）。これにより、ＣＰＵ１３及びＣｏｍｐａｒｅ Ｕｎｉｔ１４の動作が停止する。

ＣＰＵ１３及びＣｏｍｐａｒｅ Ｕｎｉｔ１４の動作停止後、ＣＰＵ１２に対してデバッグ処理を開始する（Ｓ５０３）。
以上のように、本実施の形態によれば、冗長プロセッサシステムにおいて、特定のプロセッサのみに対してデバッグを実行するときでも、プロセッサの出力の比較を抑止され、エラーの検出を抑制することができる。
また、特定のプロセッサのみに対してＤＣＵを搭載してデバッグを実行することが可能となるため、デバッグ機能までも冗長可する必要がなくなり、素子数を低減することができる。

さらに、デバッグ制御システムにおいてデバッガを起動するのみで、デバッグ対象のプロセッサ以外のプロセッサ及びＣｏｍｐａｒｅ Ｕｎｉｔの動作を停止させ、デバッグの実行が可能となるため、デバッグの操作性、容易性を向上することができる。
また、本発明は、冗長機能を犠牲にすることなく実装可能であるため、冗長機能を有効とした場合における動作上の安全性を低下させることもない。

なお、以上に説明した本発明にかかるデバッグ制御システムは、上述の実施の形態の機能を実現するプログラムを記憶した記憶媒体をシステムもしくは装置に供給し、システムあるいは装置の有するコンピュータ又はＣＰＵ、ＭＰＵがこのプログラムを実行することによって、構成することが可能である。
また、このプログラムは様々な種類の記憶媒体に格納することが可能であり、また、通信媒体を介して伝達されることが可能である。ここで、記憶媒体には、例えば、フレキシブルディスク、ハードディスク、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ、ＲＯＭカートリッジ、バッテリバックアップ付きＲＡＭメモリカートリッジ、フラッシュメモリカートリッジ、不揮発性ＲＡＭカートリッジを含む。また、通信媒体には、電話回線の有線通信媒体、マイクロ波回線の無線通信媒体を含み、インターネット（登録商標）も含まれる。

また、コンピュータが上述の実施の形態の機能を実現するプログラムを実行することにより、上述の実施の形態の機能が実現されるだけではなく、このプログラムの指示に基づき、コンピュータ上で稼動しているＯＳ（Operating System）もしくはアプリケーションソフトと共同して上述の実施の形態の機能が実現される場合も、発明の実施の形態に含まれる。
さらに、このプログラムの処理の全てもしくは一部がコンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットにより行われて上述の実施の形態の機能が実現される場合も、発明の実施の形態に含まれる。

本発明の実施の形態１にかかるデバッグシステムの概略を示すブロック図である。 本発明の実施の形態１にかかるデバッグシステムの詳細を示すブロック図である。 本発明の実施の形態１にかかるデバッグシステムの動作を示すフローチャートである。 本発明の実施の形態２にかかるデバッグシステムを示すブロック図である。 本発明の実施の形態２にかかるデバッグシステムの動作を示すフローチャートである。 本発明の実施の形態３にかかるデバッグシステムの動作を示すフローチャートである。

符号の説明

１ デバッグシステム
２ 冗長プロセッサシステム
３ デバッグ制御システム
１０、１１ ＣＰＵ Ｓｕｂｓｙｓｔｅｍ
１２、１３ ＣＰＵ
１４ Ｃｏｍｐａｒｅ Ｕｎｉｔ
１５ ＤＣＵ
２０ エミュレータ
２１ ホストＰＣ
５１、５２ 演算処理部
５３ 比較部
５４ デバッグ処理部
１００ ブレークポイント設定機能
１０１ モード制御設定機能

Claims (10)

1. 演算処理を実行する複数の演算処理部と、
   前記複数の演算処理部からの出力を比較する比較部と、
   前記複数の演算処理部のうちの所定の演算処理部に対してデバッグ処理を実行する場合に、前記比較部の動作を停止させる停止命令を、当該比較部に出力するデバッグ処理部を備えるデバッグシステム。
2. 前記デバッグシステムは、前記デバッグ処理部にデバッグ処理要求を出力するデバッグ制御部をさらに備え、
   前記デバッグ処理部は、前記デバッグ制御部が前記デバッグ処理部に接続されたときに、前記停止命令を出力する請求項１に記載のデバッグシステム。
3. 前記デバッグシステムは、前記デバッグ処理部にデバッグ処理要求を出力するデバッグ制御部をさらに備え、
   前記デバッグ制御部は、前記所定の演算処理部において実行される演算処理に対して設定されたブレークポイントに基づいて、前記停止命令を出力するタイミングを決定し、
   前記デバッグ処理部は、当該タイミングで停止命令を出力する請求項１に記載のデバッグシステム。
4. 前記デバッグシステムは、前記デバッグ処理部にデバッグ処理要求を出力するデバッグ制御部をさらに備え、
   前記デバッグ処理部は、前記デバッグ制御部において、デバッガが起動されたときに前記停止命令を出力する請求項１に記載のデバッグシステム。
5. 前記デバッグ処理部は、前記所定の演算処理部以外の演算処理部に対しても前記停止命令を出力する請求項１乃至４のいずれかに記載のデバッグシステム。
6. 前記停止命令は、前記比較部による比較結果の出力を停止させることを特徴とする請求項１乃至４のいずれかに記載のデバッグシステム。
7. 前記演算処理部は、プロセッサで構成される請求項１乃至６のいずれかに記載のデバッグシステム。
8. 複数の演算処理を実行し、当該演算処理の出力を比較するシステムに対するデバッグ方法であって、
   前記複数の演算処理のうちの所定の演算処理に対してデバッグ処理を実行する場合に、前記比較処理を停止させるステップを備えるデバッグ方法。
9. 演算処理を実行する複数の演算処理部のうちの所定の演算処理部において実行される演算処理に対するブレークポイントの設定を行うステップと、
   前記ブレークポイントに基づいて、前記複数の演算処理部からの出力を比較する比較部の動作を停止させる停止命令を出力するデバッグ処理部から、当該比較部に停止命令を出力するタイミングを決定するステップと、
   前記決定したタイミングを前記デバッグ処理部に出力するステップを備えるデバッグ制御方法。
10. 演算処理を実行する複数の演算処理部のうちの所定の演算処理部において実行される演算処理に対するブレークポイントの設定を行うステップと、
    前記ブレークポイントに基づいて、前記複数の演算処理部からの出力を比較する比較部の動作を停止させる停止命令を出力するデバッグ処理部から、当該比較部に停止命令を出力するタイミングを決定するステップと、
    前記決定したタイミングを前記デバッグ処理部に出力するステップをコンピュータに実行させるデバッグ制御プログラム。

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