JPS62119661A - 共有メモリに対するアクセス管理方式 - Google Patents
共有メモリに対するアクセス管理方式Info
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- JPS62119661A JPS62119661A JP25877885A JP25877885A JPS62119661A JP S62119661 A JPS62119661 A JP S62119661A JP 25877885 A JP25877885 A JP 25877885A JP 25877885 A JP25877885 A JP 25877885A JP S62119661 A JPS62119661 A JP S62119661A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３ 室吐の貴紳なｔ先明
〔産業上の利用分野〕
本発明は、複数個の例えばマイクロプロセッサ（以下、
単にＣＰＵともいう。）で構成されるマルチプロセッサ
システムにおいて、複数個のＣＰＵ間で共有されるメモ
リに対するアクセス管理方式に関する。
単にＣＰＵともいう。）で構成されるマルチプロセッサ
システムにおいて、複数個のＣＰＵ間で共有されるメモ
リに対するアクセス管理方式に関する。
例えば、マイクロプロセッサを用いたマイクロコンピュ
ータシステムでは、複数個のプロセッサに処理を分散さ
せる、いわゆるマルチプロセッサ方式がシステムの処理
能力を向上させる目的で採用される。
ータシステムでは、複数個のプロセッサに処理を分散さ
せる、いわゆるマルチプロセッサ方式がシステムの処理
能力を向上させる目的で採用される。
か〜る場合に、ＣＰＵ相互間の情報の伝達方法としては
、下記の３種がおる。
、下記の３種がおる。
■個々の情報（信号）ごとに専用の信号線を設け、ディ
ジタル入出力として扱う方法。
ジタル入出力として扱う方法。
■伝送回路を設け、その通信機能による方法。
■各ＣＰＵ間で共通して読み書き可能な共有メモリを設
け、ＣＰＵ間で交換する情報の共有メモリへの書き込み
、読み出しを行なうことによって（共有メモリを介して
）情報伝達を行なう方法。
け、ＣＰＵ間で交換する情報の共有メモリへの書き込み
、読み出しを行なうことによって（共有メモリを介して
）情報伝達を行なう方法。
通常、交換される情報量が比較的大量で、かつＣＰＵ相
互間のハードウェア上の結合が密に構成できる場合は、
上記■の共有メモリを介する方式がよく用いられる。
互間のハードウェア上の結合が密に構成できる場合は、
上記■の共有メモリを介する方式がよく用いられる。
第４図に、２つのＣＰＵが共有メモリを利用する場合の
囲路構成例を示す。ここで、ＣＰＵ１および２はそれぞ
れ個有のローカル・アドレス・コントロール・バスＡ１
およびＡ２とローカル・データ・バスＤ１およびＤ２を
有している。共有メモリ５にはコモン・アドレス・コン
トロール・バスＡ３とコモン・データ・バスＤ３が接続
されている。ＣＰＵ１および２け、それぞれゲート回路
３および４を介してコモン・アドレス・コント四−ル・
バスＡ３とコモン・データ・バスＤ６を介して共有メモ
リ５へのアクセス（メモリへのデータの書き込み、読み
出し）を行なう。調停回路８け、コモン・バスＡ３．Ｄ
３上でＣＰＵ１および２が競合することを避けるために
、ゲート回路６および４を制（財）するためのイネーブ
ル信号Ｅ５゜Ｅ４およびＣＰＵ１．２へのＷａｉｔ信号
Ｗ１．Ｗ２を発生する。アクセス監視回路６および７は
ローカル・アドレス・コントロール・バスＡ１．Ａ２の
情報からＣＰＵ１，２が共有メモリ５ヘアクセスしてい
るか否かを判定し、アクセスしている場合にはアクセス
信号ＡＣ１またはＡＣ２を出力（アクティブに）する。
囲路構成例を示す。ここで、ＣＰＵ１および２はそれぞ
れ個有のローカル・アドレス・コントロール・バスＡ１
およびＡ２とローカル・データ・バスＤ１およびＤ２を
有している。共有メモリ５にはコモン・アドレス・コン
トロール・バスＡ３とコモン・データ・バスＤ３が接続
されている。ＣＰＵ１および２け、それぞれゲート回路
３および４を介してコモン・アドレス・コント四−ル・
バスＡ３とコモン・データ・バスＤ６を介して共有メモ
リ５へのアクセス（メモリへのデータの書き込み、読み
出し）を行なう。調停回路８け、コモン・バスＡ３．Ｄ
３上でＣＰＵ１および２が競合することを避けるために
、ゲート回路６および４を制（財）するためのイネーブ
ル信号Ｅ５゜Ｅ４およびＣＰＵ１．２へのＷａｉｔ信号
Ｗ１．Ｗ２を発生する。アクセス監視回路６および７は
ローカル・アドレス・コントロール・バスＡ１．Ａ２の
情報からＣＰＵ１，２が共有メモリ５ヘアクセスしてい
るか否かを判定し、アクセスしている場合にはアクセス
信号ＡＣ１またはＡＣ２を出力（アクティブに）する。
以下、その動作について説明する。
（１）ＣＰＵＩのみが共有メモリ５にアクセスをする場
合（第５Ａ図参照） ■ＣＰｔＪＩはアクセスする共有メモリ５のアドレスｆ
ｌｌ［ｔ−、ローカル・アドレス・コントロール・バス
Ａ１へ出力する。アクセス監視回路６は、それを識別し
てアクセス信号ＡＣ１を出力する。
合（第５Ａ図参照） ■ＣＰｔＪＩはアクセスする共有メモリ５のアドレスｆ
ｌｌ［ｔ−、ローカル・アドレス・コントロール・バス
Ａ１へ出力する。アクセス監視回路６は、それを識別し
てアクセス信号ＡＣ１を出力する。
■調停回路８は、アクセス信号ＡＣ１によりＣＰｔＪｌ
が共有メモリ５ヘアクセスしていることを検知すると、
イネーブル信号Ｅ３をアクティブにしてゲート回路３を
開き、ＣＰＵ１のローカル・バスＡ１．Ｄｌと共有メモ
リ５のコモン・バスＡ３ 、Ｄ５を連けいさせる。
が共有メモリ５ヘアクセスしていることを検知すると、
イネーブル信号Ｅ３をアクティブにしてゲート回路３を
開き、ＣＰＵ１のローカル・バスＡ１．Ｄｌと共有メモ
リ５のコモン・バスＡ３ 、Ｄ５を連けいさせる。
■この結果、ＣＰＵ１はゲート回路３を介してコモン・
アドレス・コントロール・バスＡ３とコモン・データ・
バスＤ３とを駆動して共有メモリ５へのアクセスを行な
う。
アドレス・コントロール・バスＡ３とコモン・データ・
バスＤ３とを駆動して共有メモリ５へのアクセスを行な
う。
■調停回路８はアクセス監視回路６のアクセス信号ＡＣ
１の変化から、ＣＰＵ１の共有メモリ５へのアクセスが
終了したことを検出すると、イネーブル信号Ｅ３をアク
ティブな状態からアクティブでない状態に、ゲート回路
３を閉じてローカル・バスＡ１およびＤｌとコモン・バ
スＡ６およびＤ３とを切り離す。
１の変化から、ＣＰＵ１の共有メモリ５へのアクセスが
終了したことを検出すると、イネーブル信号Ｅ３をアク
ティブな状態からアクティブでない状態に、ゲート回路
３を閉じてローカル・バスＡ１およびＤｌとコモン・バ
スＡ６およびＤ３とを切り離す。
（２）ＣＰＵｉが共有メモリ５ヘアクセス中にＣＰＵ２
がアクセスしようとした場合（第５Ｂ図参照） ■このとき、ＣＰＵ１は前項（１）の■〜■に従って共
有メモリ５ヘアクセスしている。
がアクセスしようとした場合（第５Ｂ図参照） ■このとき、ＣＰＵ１は前項（１）の■〜■に従って共
有メモリ５ヘアクセスしている。
■ＣＰＵ２はアクセスしようとする共有メモリ５の該当
するアドレス情報をローカル・アドレス・コントロール
・バスＡ２へ出力する。アク−５＝ セス監視回路７はそれを識別して、アクセス信号ＡＣ２
を出力（アクティブに）する。
するアドレス情報をローカル・アドレス・コントロール
・バスＡ２へ出力する。アク−５＝ セス監視回路７はそれを識別して、アクセス信号ＡＣ２
を出力（アクティブに）する。
■調停回路８は、ＣＰＵ１が共有メモリ５へのアクセス
中に、ＣＰＵ２が共有メモリ５ヘアクセスしようとして
いることをアクセス信号ＡＣ２により検知すると、ゲー
ト回路６へのイネーブル信号Ｅ３はアクティブに、ゲー
ト回路４へのイネーブル信号Ｅ４はアクティブでない状
態に保ったままで、ＣＰＵ２へのｗａｉｔ信号Ｗ２をア
クティブにしてＣＰＵ２をＷａｉｔ（待機）状態にし、
ＣＰＵ１のアクセスが終了するまでＣＰＵ２を待機させ
る。
中に、ＣＰＵ２が共有メモリ５ヘアクセスしようとして
いることをアクセス信号ＡＣ２により検知すると、ゲー
ト回路６へのイネーブル信号Ｅ３はアクティブに、ゲー
ト回路４へのイネーブル信号Ｅ４はアクティブでない状
態に保ったままで、ＣＰＵ２へのｗａｉｔ信号Ｗ２をア
クティブにしてＣＰＵ２をＷａｉｔ（待機）状態にし、
ＣＰＵ１のアクセスが終了するまでＣＰＵ２を待機させ
る。
■（１）の０項と同じ。
■調停回路８は、ゲート回路４へのイネーブル信号Ｅ４
をアクティブにしてゲート回路４を開き、ＣＰＵ２のロ
ーカル・バスＡ２およびＤ２ト共有メモリ５のコモン・
バスＡ３おヨヒＤ３とを連けいさせる。
をアクティブにしてゲート回路４を開き、ＣＰＵ２のロ
ーカル・バスＡ２およびＤ２ト共有メモリ５のコモン・
バスＡ３おヨヒＤ３とを連けいさせる。
０次に、調停回路８は、ＣＰＵ２へのＷａｌｔ信号Ｗ２
をアクティブな状態からアクティブでな６一 い状態にしてＣＰＵ２をＷａｉｔ状態から解放し、共有
メモリ５へのアクセスを実行させる。
をアクティブな状態からアクティブでな６一 い状態にしてＣＰＵ２をＷａｉｔ状態から解放し、共有
メモリ５へのアクセスを実行させる。
■調停回路８はアクセス監視回路７のアクセス信号ＡＣ
２の変化から、ＣＰＵ２の共有メモリ５へのアクセスが
終了したことを検出すると、イネーブル信号Ｅ４をアク
ティブな状態からアクティブでない状態にし、ゲート回
路４を閉じて四−カル・バスＡ２およびＤ２とコモン・
バスＡ３およびＤ３とを切り離す。
２の変化から、ＣＰＵ２の共有メモリ５へのアクセスが
終了したことを検出すると、イネーブル信号Ｅ４をアク
ティブな状態からアクティブでない状態にし、ゲート回
路４を閉じて四−カル・バスＡ２およびＤ２とコモン・
バスＡ３およびＤ３とを切り離す。
（３）ＣＰＵ１および２が同時に共有メモリ５ヘアクセ
スしようとした場合（第５Ｃ図参照）■ＣＰＵ１および
２は、アクセスする共有メモリ５のアドレス情報をそれ
ぞれのローカル・アドレス・コント胃−ル・バスＡ１お
よびＡ２へ出力する。
スしようとした場合（第５Ｃ図参照）■ＣＰＵ１および
２は、アクセスする共有メモリ５のアドレス情報をそれ
ぞれのローカル・アドレス・コント胃−ル・バスＡ１お
よびＡ２へ出力する。
■調停回路８けアクセス監視回路６および７のアクセス
信号ＡＣ１およびλＣ２から、ＣＰＵ１および２が共有
メモリ５へ同時にアクセスしようとしていることを検出
すると、予め決められた優先順位に従って優先順位の高
い方のアクセスを許可し、他方をＷ、ｉｔ状態にする。
信号ＡＣ１およびλＣ２から、ＣＰＵ１および２が共有
メモリ５へ同時にアクセスしようとしていることを検出
すると、予め決められた優先順位に従って優先順位の高
い方のアクセスを許可し、他方をＷ、ｉｔ状態にする。
たとえば、ＣＰＵ１の優先順位がＣＰＵ２より高い場合
、調停回路８は第５ｃ図に示すように、ＣＰＵ１のゲー
ト回路３へのイネーブル信号Ｅ３をアクティブにしてＣ
ＰＵ１が共有メモリ５ヘアクセスできるようにし、他方
ＣＰＵ２に対してはゲート回路４のイネーブル信号Ｅ４
をアクティブでない状態に保ったまま、ＣＰＵ２のＷａ
Ｉｔ信号をアクティブにしてＣＰＵ２をＷａｉｔ状態に
し、ＣＰＵ１のアクセスが終了するまで待機させる。
、調停回路８は第５ｃ図に示すように、ＣＰＵ１のゲー
ト回路３へのイネーブル信号Ｅ３をアクティブにしてＣ
ＰＵ１が共有メモリ５ヘアクセスできるようにし、他方
ＣＰＵ２に対してはゲート回路４のイネーブル信号Ｅ４
をアクティブでない状態に保ったまま、ＣＰＵ２のＷａ
Ｉｔ信号をアクティブにしてＣＰＵ２をＷａｉｔ状態に
し、ＣＰＵ１のアクセスが終了するまで待機させる。
■以下は（２）の０〜０項と同じ。
しかしながら、以上のような従来の共有メモリ制御方式
においては、共有メモリのひとつのアドレスに書かれる
情報の流れが常に単方向であって、１回のメモリアクセ
スで読み、書きできるデータである場合（例えば、第４
図において特定のアドレスに対しては常にＣＰＵ１が書
き込み、ＣＰＵ２がそれを読み出す場合）は問題ないが
、以下のような場合に問題が生じてくる。すなわち、（
ａ）データ（情卿が共有メモリの複数のアドレスから得
られるデータにて構成される場合において、このような
データに対する書き込み動作と読み出し動作が同時に発
生し、調停回路に管理された結釆第６図に示されるよう
なアクセスが行なわれると、正しい読み出し結果（ＡＢ
または、ｊ／ ｎ／ ）とならず、同図（ロ）の如く誤
ったデータ（ＡＢ’）となる。
においては、共有メモリのひとつのアドレスに書かれる
情報の流れが常に単方向であって、１回のメモリアクセ
スで読み、書きできるデータである場合（例えば、第４
図において特定のアドレスに対しては常にＣＰＵ１が書
き込み、ＣＰＵ２がそれを読み出す場合）は問題ないが
、以下のような場合に問題が生じてくる。すなわち、（
ａ）データ（情卿が共有メモリの複数のアドレスから得
られるデータにて構成される場合において、このような
データに対する書き込み動作と読み出し動作が同時に発
生し、調停回路に管理された結釆第６図に示されるよう
なアクセスが行なわれると、正しい読み出し結果（ＡＢ
または、ｊ／ ｎ／ ）とならず、同図（ロ）の如く誤
ったデータ（ＡＢ’）となる。
（ｂ）複数のＣＰＵが同一データに対して演算、書き込
み動作を行なう場合、一般にメモリ内のデータに対する
演算は、メモリからデータの読み出し→ＣＰＵ内での演
算→演算結果のメモリへの書込みという３段階で実現さ
れる。従って、同一データに対する複数ＣＰＵの演算動
作（１を加算）が同時に発生し、調停回路によって管理
された結果第７図に示されるようなアクセスが行われる
と、最終的なデータは正しい結果（この場合はｘ＋２）
とならず、同図（ハ）の如く誤ったもの（ｘ＋１）とな
る。
み動作を行なう場合、一般にメモリ内のデータに対する
演算は、メモリからデータの読み出し→ＣＰＵ内での演
算→演算結果のメモリへの書込みという３段階で実現さ
れる。従って、同一データに対する複数ＣＰＵの演算動
作（１を加算）が同時に発生し、調停回路によって管理
された結果第７図に示されるようなアクセスが行われる
と、最終的なデータは正しい結果（この場合はｘ＋２）
とならず、同図（ハ）の如く誤ったもの（ｘ＋１）とな
る。
したがって、本発明は共有メモリへのアクセスを管理す
る調停回路に簡単な回路を付加することによって、共有
メモリへアクセスすること以外の特別な操作をすること
なしに、同−ＣＰＵが連続して共有メモリにアクセスで
きるような状態、すなわち共有メモリの排他制御機能を
付与することを目的とする。
る調停回路に簡単な回路を付加することによって、共有
メモリへアクセスすること以外の特別な操作をすること
なしに、同−ＣＰＵが連続して共有メモリにアクセスで
きるような状態、すなわち共有メモリの排他制御機能を
付与することを目的とする。
複数のプロセッサと１つの共有メモリとからなるマルチ
プロセッサシステムにおいて、プロセッサから選択的に
出力される第１．第２のアドレス信号を監視し各々に対
応して第１．第２の信号を出力するアクセス監視回路と
、この第１信号にてセットされ第２信号にてリセットさ
れる双安定回路（フリップフロップ）とを各プロセッサ
毎に設けるとともに、各双安定回路からの出力にもとづ
いて共有メモリに対するアクセス権を管理する１つの調
停回路を設ける。
プロセッサシステムにおいて、プロセッサから選択的に
出力される第１．第２のアドレス信号を監視し各々に対
応して第１．第２の信号を出力するアクセス監視回路と
、この第１信号にてセットされ第２信号にてリセットさ
れる双安定回路（フリップフロップ）とを各プロセッサ
毎に設けるとともに、各双安定回路からの出力にもとづ
いて共有メモリに対するアクセス権を管理する１つの調
停回路を設ける。
共有メモリを互いに素な２通りのアドレス（単−アクセ
スアドレス、排他アクセスアドレス）で二重に定義し、
排他アクセスアドレスによるアクセスでセットされ単一
アクセスアドレスによるアクセスでリセットされる信号
と、いずれか一方のアドレスでアクセスされていること
の論理和を用いて共有メモリの調停回路に対するアクセ
ス要求信号とすることにより、共有メモリを排他アクセ
スアドレスでアクセスすると共有メモリの調停回路に対
する見かけ上のアクセス要求信号がセットされ、以後は
共有メモリを単一アクセスアドレスでアクセスしてリセ
ットされるまでアクセス要求信号がセットされ続けるよ
うにし、一旦獲得した共有メモリのアクセス権を他のＣ
ＰＵに明は渡すことのないようにする。これにより、そ
の間は排他アクセスアドレスによって任意に共有メモリ
をアクセスすることができるので、共有メモリの排他制
御を容易に実現することができる。
スアドレス、排他アクセスアドレス）で二重に定義し、
排他アクセスアドレスによるアクセスでセットされ単一
アクセスアドレスによるアクセスでリセットされる信号
と、いずれか一方のアドレスでアクセスされていること
の論理和を用いて共有メモリの調停回路に対するアクセ
ス要求信号とすることにより、共有メモリを排他アクセ
スアドレスでアクセスすると共有メモリの調停回路に対
する見かけ上のアクセス要求信号がセットされ、以後は
共有メモリを単一アクセスアドレスでアクセスしてリセ
ットされるまでアクセス要求信号がセットされ続けるよ
うにし、一旦獲得した共有メモリのアクセス権を他のＣ
ＰＵに明は渡すことのないようにする。これにより、そ
の間は排他アクセスアドレスによって任意に共有メモリ
をアクセスすることができるので、共有メモリの排他制
御を容易に実現することができる。
第１図に本発明の実施例を、第２図にそのタイミングチ
ャートを、またＷ、３図に共有メモリのアクセス状態に
関する状態遷移図をそれぞれ示す。
ャートを、またＷ、３図に共有メモリのアクセス状態に
関する状態遷移図をそれぞれ示す。
なお、第１図と同じものまたは同等のものには同一の数
字、記号を付して示している。
字、記号を付して示している。
共有メモリ５は、ＣＰＵ１またけ２からみてアドレス空
間において共通部分を持たない互いに素な２通りのアド
レスでそれぞれ定義しく例えば、４にバイトのメモリの
場合、１６進辰示で４０００〜４ＦＦＦ番地と、８００
０〜８ＦＦＦ番地でアクセスできるように定義する。）
、以後、一方を単一アクセスアドレス、他方を排他アク
セスアドレスと称するものとする。アクセス監視回路６
および７け、ローカル・アドレス・コントロール・バス
Ａ１およびＡ２のアドレス情報から、ＣＰＵ１および２
が共有メモリ５ヘアクセスしようとしていることを判別
し、それが単一アクセスアドレスの場合は単一アクセス
信号ＡＣ３またはＡｃ４を、また排他アクセスアドレス
の場合は排他アクセス信号ＡＣ５またはＡｃ１をそれぞ
れ出力する。セット／リセットフリップフロップＦＦ１
およびＦＦ２は排他アクセス信号ＡＣ５またはＡｃ１で
排他モード信号Ｍ１．Ｍ２をセット（アクティブに）し
、単一アクセス信号ＡＣ３またはＡｃ４でリセット（ア
クティブでない状態に）する。
間において共通部分を持たない互いに素な２通りのアド
レスでそれぞれ定義しく例えば、４にバイトのメモリの
場合、１６進辰示で４０００〜４ＦＦＦ番地と、８００
０〜８ＦＦＦ番地でアクセスできるように定義する。）
、以後、一方を単一アクセスアドレス、他方を排他アク
セスアドレスと称するものとする。アクセス監視回路６
および７け、ローカル・アドレス・コントロール・バス
Ａ１およびＡ２のアドレス情報から、ＣＰＵ１および２
が共有メモリ５ヘアクセスしようとしていることを判別
し、それが単一アクセスアドレスの場合は単一アクセス
信号ＡＣ３またはＡｃ４を、また排他アクセスアドレス
の場合は排他アクセス信号ＡＣ５またはＡｃ１をそれぞ
れ出力する。セット／リセットフリップフロップＦＦ１
およびＦＦ２は排他アクセス信号ＡＣ５またはＡｃ１で
排他モード信号Ｍ１．Ｍ２をセット（アクティブに）し
、単一アクセス信号ＡＣ３またはＡｃ４でリセット（ア
クティブでない状態に）する。
こ〜で、第１図の動作について第２図を参照して説明す
る。
る。
（１）共有メモリ５に対してＣＰＵ１およびＣＰＵ２が
相ついで連続アクセスする場合（メモリの排他制御を必
要とする場合） ■ＣＰＵ１はアクセスする共有メモリ５の排他アクセス
アドレスをローカル・アドレス・コントロール・バスＡ
Ｉへ出力スル。
相ついで連続アクセスする場合（メモリの排他制御を必
要とする場合） ■ＣＰＵ１はアクセスする共有メモリ５の排他アクセス
アドレスをローカル・アドレス・コントロール・バスＡ
Ｉへ出力スル。
■アクセス監視回路６はローカル・アドレス・コントロ
ール・バスＡ１上のアドレス情報カラ、ＣＰＵ１が共有
メモリ５に排他アクセスしていることを判別して、排他
アクセス信号ＡＣ５を出力する。これにより、セット／
リセットフリップフロップＦＦｉは排他モード信号Ｍ１
をアクティブにし、その結果ＣＰＵ１のアクセス信号Ａ
Ｃ１がアクティブになる。
ール・バスＡ１上のアドレス情報カラ、ＣＰＵ１が共有
メモリ５に排他アクセスしていることを判別して、排他
アクセス信号ＡＣ５を出力する。これにより、セット／
リセットフリップフロップＦＦｉは排他モード信号Ｍ１
をアクティブにし、その結果ＣＰＵ１のアクセス信号Ａ
Ｃ１がアクティブになる。
■調停回路８はアクセス信号ＡＣ１によりＣＰＵ１が共
有メモリ５ヘアクセスしていることを検知すると、Ｗ、
ｉｔ信号Ｗ１をアクティブでない状態に保ったままでイ
ネーブル信号Ｅ１をアクティブにする。
有メモリ５ヘアクセスしていることを検知すると、Ｗ、
ｉｔ信号Ｗ１をアクティブでない状態に保ったままでイ
ネーブル信号Ｅ１をアクティブにする。
■ゲート回路３のイネーブル信号Ｅ３は排他アクセス信
号ＡＣ５とイネーブル信号Ｅ１との論理積によりアクテ
ィブとなり、ゲート回路３が開いてＣＰＵ１のローカル
・バスＡＩ 、Ｄｌ、！：共有メモリ５のコモン・バス
Ａ３．Ｄ３を連ｆｆいさせる。
号ＡＣ５とイネーブル信号Ｅ１との論理積によりアクテ
ィブとなり、ゲート回路３が開いてＣＰＵ１のローカル
・バスＡＩ 、Ｄｌ、！：共有メモリ５のコモン・バス
Ａ３．Ｄ３を連ｆｆいさせる。
■この結果、ＣＰＵ１けゲート回路３を介してコモンψ
アドレス・コントロール・バスＡ３とコモン・データ・
バスＤ３を駆動して、共有メモリ５へのアクセスを行な
う。
アドレス・コントロール・バスＡ３とコモン・データ・
バスＤ３を駆動して、共有メモリ５へのアクセスを行な
う。
■ＣＰＵ１の共有メモリ５へのアクセス終了にヨリロー
カル・アドレス・コントロール・バスＡ１が変化し、Ｃ
ＰＵ１の排他アクセス信号ＡＣ５はアクティブでない状
態になる。このため、ゲート回路３のイネーブル信号Ｅ
３もまたアクティブでない状態となり、ゲート回路３を
閉じる。
カル・アドレス・コントロール・バスＡ１が変化し、Ｃ
ＰＵ１の排他アクセス信号ＡＣ５はアクティブでない状
態になる。このため、ゲート回路３のイネーブル信号Ｅ
３もまたアクティブでない状態となり、ゲート回路３を
閉じる。
■ＣＰＵ１の排他アクセス信号ＡＣ５がアクティブでな
い状態になったのちも、セット／リセットフリップフロ
ップＦＦ１はその出力（排他モード信号Ｍ１）をアクテ
ィブな状態に保ち続け、その結果ＣＰＵ１のアクセス信
号ＡＣ１はアクティブのままとなり、調停回路８の出力
（イネーブル信号Ｅ１）もアクティブの状態を継続する
。
い状態になったのちも、セット／リセットフリップフロ
ップＦＦ１はその出力（排他モード信号Ｍ１）をアクテ
ィブな状態に保ち続け、その結果ＣＰＵ１のアクセス信
号ＡＣ１はアクティブのままとなり、調停回路８の出力
（イネーブル信号Ｅ１）もアクティブの状態を継続する
。
■ＣＰＵ２は、アクセスする共有メモリ５の排他アクセ
スアドレス情報をローカル・アドレス・コントロール・
バスＡ２へ出力スル。
スアドレス情報をローカル・アドレス・コントロール・
バスＡ２へ出力スル。
■アクセス監視回路７はローカル・アドレス・コントロ
ール・バスＡ２上のアドレス情報カラ、ＣＰＵ２が共有
メモリ５に排他アクセスしていることを判別して排他ア
クセス信号ＡＣ６を出力する。これにより、セット／リ
セットフリップフロップＦＦ２は排他モード信号Ｍ２を
アクティブにセットし、ＣＰＵ２のアクセス信号ＡＣ２
をアクティブにする。
ール・バスＡ２上のアドレス情報カラ、ＣＰＵ２が共有
メモリ５に排他アクセスしていることを判別して排他ア
クセス信号ＡＣ６を出力する。これにより、セット／リ
セットフリップフロップＦＦ２は排他モード信号Ｍ２を
アクティブにセットし、ＣＰＵ２のアクセス信号ＡＣ２
をアクティブにする。
［相］調停回路８はアクセス信号ＡＣ２により、ＣＰＵ
２が共有メモリ５ヘアクセスしようとしていることを検
知するが、アクセス信号ＡＣ１によすＣ’ＰＵ ｊの共
有メモリ５へのアクセスが見かけ上継続しているため、
イネーブル信号Ｅ２をアクティブでない状態に保ったま
までＣＰＵ２のＷａ ｉ ｔ Ｍ号Ｗ２をアクティブに
して、ＣＰＵ１の共有メモリ５に対する連続アクセスが
終了するまでＣＰＵ２を待機させる。
２が共有メモリ５ヘアクセスしようとしていることを検
知するが、アクセス信号ＡＣ１によすＣ’ＰＵ ｊの共
有メモリ５へのアクセスが見かけ上継続しているため、
イネーブル信号Ｅ２をアクティブでない状態に保ったま
までＣＰＵ２のＷａ ｉ ｔ Ｍ号Ｗ２をアクティブに
して、ＣＰＵ１の共有メモリ５に対する連続アクセスが
終了するまでＣＰＵ２を待機させる。
＠ＣＰＵ１は共有メモリ５に対する連続アクセスの最後
のアクセスを行なうときに、アクセスする共有メモリ５
の単一アクセスアドレスをローカル・アドレス・コント
ロール・バスＡ１へ出力する。
のアクセスを行なうときに、アクセスする共有メモリ５
の単一アクセスアドレスをローカル・アドレス・コント
ロール・バスＡ１へ出力する。
０アクセス監視回路６はローカル・アドレス・コントロ
ール・バスＡ１上のアドレス情報から、Ｃ’ＰＵ１が共
有メモリ５へ単一アクセスしていることを判別して、単
一アクセス信号ＡＣ３を出力（アクティブに）する。こ
れにより、セット／リセットフリップフロップＦＦ１の
出力（排他モード信号Ｍ１）はアクティブでない状態に
リセットされるが、ＣＰＵ１のアクセス信号ＡＣ１は単
一アクセス信号ＡＣ３との論理和により、アクティブな
状態に保たれる。
ール・バスＡ１上のアドレス情報から、Ｃ’ＰＵ１が共
有メモリ５へ単一アクセスしていることを判別して、単
一アクセス信号ＡＣ３を出力（アクティブに）する。こ
れにより、セット／リセットフリップフロップＦＦ１の
出力（排他モード信号Ｍ１）はアクティブでない状態に
リセットされるが、ＣＰＵ１のアクセス信号ＡＣ１は単
一アクセス信号ＡＣ３との論理和により、アクティブな
状態に保たれる。
■単一アクセス信号ＡＣ５とイネーブル信号Ｅ１の論理
積により、ゲート回路３のイネーブル信号Ｅ３がアクテ
ィブとなり、ゲート回路３が開いてＣＰＵ１のローカル
・バスＡＩ 、Ｄｌ、！：共有メモリ５のコモン・バス
Ａｓ 、Ｄ３を連けいさせる。
積により、ゲート回路３のイネーブル信号Ｅ３がアクテ
ィブとなり、ゲート回路３が開いてＣＰＵ１のローカル
・バスＡＩ 、Ｄｌ、！：共有メモリ５のコモン・バス
Ａｓ 、Ｄ３を連けいさせる。
０ＣＰＵ１はゲート回路５を介して、コモン・アドレス
場コントロール魯バス人３とコモン管データ・バスＤ３
を駆動して、共有メモリ５へのアクセスを行なう。
場コントロール魯バス人３とコモン管データ・バスＤ３
を駆動して、共有メモリ５へのアクセスを行なう。
■ＣＰＵ１の共有メモリ５へのアクセス終了にヨリ、ロ
ーカル・アドレス・コントロール−バスＡ１が変化する
。アクセス監視回路６は、これを判別して単一アクセス
信号ＡＣ３をアクティブでがい状態にするとともに、そ
れと排他モード信号Ｍ１との論理和出力であるアクセス
信号ＡＣ１をアクティブでない状態にする。
ーカル・アドレス・コントロール−バスＡ１が変化する
。アクセス監視回路６は、これを判別して単一アクセス
信号ＡＣ３をアクティブでがい状態にするとともに、そ
れと排他モード信号Ｍ１との論理和出力であるアクセス
信号ＡＣ１をアクティブでない状態にする。
■調停回路８けアクセス信号ＡＣ１の変化により、ＣＰ
Ｕ１の共有メモリ５に対するアクセスが終了したことを
検知してイネーブル信号Ｅ１゜Ｅ６をアクティブでない
状態にし、ゲート回路３を閉じてＣＰＵ１のローカル・
バスＡＩ、Ｄ１、！：共有メモリ５のコモ／・バスＡ３
．Ｄ５とを切り離す。
Ｕ１の共有メモリ５に対するアクセスが終了したことを
検知してイネーブル信号Ｅ１゜Ｅ６をアクティブでない
状態にし、ゲート回路３を閉じてＣＰＵ１のローカル・
バスＡＩ、Ｄ１、！：共有メモリ５のコモ／・バスＡ３
．Ｄ５とを切り離す。
０次に、調停回路８はイネーブル信号Ｅ２をアクティブ
にし、この結果イネーブル信号Ｅ２と排他アクセス信号
ＡＣ乙の論理積（イネーブル信号Ｅ４）はアクティブと
なり、ゲート回路４が開いてＣＰＵ２のローカル・バス
Ａ２．Ｄ２ト共有メモリ５のコモン・バスＡ３．Ｄｕｅ
連けいさせる。
にし、この結果イネーブル信号Ｅ２と排他アクセス信号
ＡＣ乙の論理積（イネーブル信号Ｅ４）はアクティブと
なり、ゲート回路４が開いてＣＰＵ２のローカル・バス
Ａ２．Ｄ２ト共有メモリ５のコモン・バスＡ３．Ｄｕｅ
連けいさせる。
［相］さらに、調停回路８は、ＣＰＵ２のＷａｉｔ信号
Ｗ２をアクティブでない状態にしてＣＰＵ２をＷａｉｔ
状態から抜は出させ、共有メモリ５へのアクセスを行な
わせる。
Ｗ２をアクティブでない状態にしてＣＰＵ２をＷａｉｔ
状態から抜は出させ、共有メモリ５へのアクセスを行な
わせる。
■以下、先の■〜■、０〜０で説明したＣＰＵ１のアク
セスと同様の動作により、ＣＰＵ２の共有メモリ５に対
する連続アクセスを完了させる。
セスと同様の動作により、ＣＰＵ２の共有メモリ５に対
する連続アクセスを完了させる。
（２）メモリの排他制御を必要としない場合本発明では
、メモリの排他側−を必要としない場合、共有メモリを
単一アクセスアドレスでアクセスすることによって、在
米方式と同等のアクセスが可能である。すなわち、 ■ＣＰＵ１（２）は、共有メモリ５を単一アクセスアド
レスでアクセスする。
、メモリの排他側−を必要としない場合、共有メモリを
単一アクセスアドレスでアクセスすることによって、在
米方式と同等のアクセスが可能である。すなわち、 ■ＣＰＵ１（２）は、共有メモリ５を単一アクセスアド
レスでアクセスする。
■アクセス監視回路６（７）は、単一アクセス信号Ａ（
ｊ（ＡＣ４）を出力し、その結果調停回路８へのアクセ
ス信号ＡＣ１（ＡＣ２）がアクティブとなる。
ｊ（ＡＣ４）を出力し、その結果調停回路８へのアクセ
ス信号ＡＣ１（ＡＣ２）がアクティブとなる。
■このとき、共有メモリ５が他のＣＰＵによってアクセ
スされていなければＣＰＵ１（２）のアクセスが受は付
けられ、その結果ＣＰＵ１（２）に対するＷａｉｔ信号
Ｗ１（Ｗ２）がアクティブでない状態に保たれたままで
、イネーブル信号Ｅ１（Ｅ２）がアクティブになる。
スされていなければＣＰＵ１（２）のアクセスが受は付
けられ、その結果ＣＰＵ１（２）に対するＷａｉｔ信号
Ｗ１（Ｗ２）がアクティブでない状態に保たれたままで
、イネーブル信号Ｅ１（Ｅ２）がアクティブになる。
■イネーブル信号Ｅ３（Ｅ４）は単一アクセス信号Ａｃ
ｔ（ＡＣ４）とイネーブル信号Ｅ１（Ｅ２）の論理積に
よってアクティブとなり、その結果ゲート回路３（４）
が開いてＣＰｔＪＩ（２）のローカル・バスＡ１および
Ｄｌ（Ａ２およびＤ ２ ） 、！：共有メモリ５のコ
モン・バスＡ５ｇ！びＤ５とを連けいさせる。
ｔ（ＡＣ４）とイネーブル信号Ｅ１（Ｅ２）の論理積に
よってアクティブとなり、その結果ゲート回路３（４）
が開いてＣＰｔＪＩ（２）のローカル・バスＡ１および
Ｄｌ（Ａ２およびＤ ２ ） 、！：共有メモリ５のコ
モン・バスＡ５ｇ！びＤ５とを連けいさせる。
■ＣＰＵ１（２）はゲート回路６（４）を介してコモン
・アドレス・コントロール・バスＡ３とコモン・データ
・バスＤ６を駆動して共有メモリ５へのアクセスを行な
う。
・アドレス・コントロール・バスＡ３とコモン・データ
・バスＤ６を駆動して共有メモリ５へのアクセスを行な
う。
■ＣＰＵ１（２）の共有メモリ５へのアクセス終了によ
りローカル・アドレス・コントロール・バスＡＩ（Ａ２
）が変化し、ＣＰＵ１（２）の単一アクセス信号ＡＣ３
（ＡＣ４）はアクティブでない状態となる。これにより
、ゲート回路６（４）のイネーブル信号Ｅ３ （Ｅ４）
もまたアクティブでない状態になり、ゲート回路３（４
）を閉じる。
りローカル・アドレス・コントロール・バスＡＩ（Ａ２
）が変化し、ＣＰＵ１（２）の単一アクセス信号ＡＣ３
（ＡＣ４）はアクティブでない状態となる。これにより
、ゲート回路６（４）のイネーブル信号Ｅ３ （Ｅ４）
もまたアクティブでない状態になり、ゲート回路３（４
）を閉じる。
■この結果、ＣＰＵ１（２）の共有メモリ５に対するア
クセス信号は、セット／リセットフリップフロップＦＦ
１（ＦＦ２）の出力信号Ｍ１（Ｍ２）も含めて全てアク
ティブでない状態となり、調停回路８は他のＣＰＵから
共有メモリ５へのアクセス要求があれば、直ちにそれを
受は付ける。
クセス信号は、セット／リセットフリップフロップＦＦ
１（ＦＦ２）の出力信号Ｍ１（Ｍ２）も含めて全てアク
ティブでない状態となり、調停回路８は他のＣＰＵから
共有メモリ５へのアクセス要求があれば、直ちにそれを
受は付ける。
以上の動作を別の角度から説明すると第３図の遷移図の
如くなるが、その詳しい説明は重複することになるので
省略する。なお、同図のＴ１は共有メモリをアクセスし
ていない状態、Ｔ２は共有メモリへの一時的なアクセス
状態、Ｔｇは共有メモリへの連続的なアクセス状態、Ｔ
４ ＊ ７５は共有メモリ以外へのアクセス、Ｔ６．
Ｔ７は単一アクセスアドレスによる共有メモリへのアク
セス、Ｔ８は単一アクセスアドレスによる共有メモリへ
のアクセスの終了、Ｔ ９ ＊ Ｔ １Ｑは排他アクセ
スアドレスによる共有メモリへのアクセスをそれぞれ示
している。
如くなるが、その詳しい説明は重複することになるので
省略する。なお、同図のＴ１は共有メモリをアクセスし
ていない状態、Ｔ２は共有メモリへの一時的なアクセス
状態、Ｔｇは共有メモリへの連続的なアクセス状態、Ｔ
４ ＊ ７５は共有メモリ以外へのアクセス、Ｔ６．
Ｔ７は単一アクセスアドレスによる共有メモリへのアク
セス、Ｔ８は単一アクセスアドレスによる共有メモリへ
のアクセスの終了、Ｔ ９ ＊ Ｔ １Ｑは排他アクセ
スアドレスによる共有メモリへのアクセスをそれぞれ示
している。
本発明によれば、共有メモリに対してＣＰＵが断続的に
アクセスする場合でも、共有メモリの調停回路に対する
アクセス要求を保持し続けて、見かけ上共有メモリへの
アクセスを連続させ、一旦獲得した共有メモリへのアク
セス権を保持し続けることによって、その間に他のＣＰ
Ｕが共有メモリへアクセスすることを防ぐ、いわゆるメ
モリの排他制御を簡単な回路により実現することができ
る利点がもたらされる。すなわち、ハードウェアとして
従来技術によるメモリの調停回路にフリップフロップ等
の簡単な回路を付加するだけで、排他制御の有無に応じ
て共有メモリをアクセスするためのアドレスを使い分け
ることのほかは、排他制御のための特別な操作をいっさ
い必要とせずに共有メモリの排他制御を実現することが
できるため、実質的なプログラムの処理速度（ＣＰＵの
実行時間）の低下を生じないものである。
アクセスする場合でも、共有メモリの調停回路に対する
アクセス要求を保持し続けて、見かけ上共有メモリへの
アクセスを連続させ、一旦獲得した共有メモリへのアク
セス権を保持し続けることによって、その間に他のＣＰ
Ｕが共有メモリへアクセスすることを防ぐ、いわゆるメ
モリの排他制御を簡単な回路により実現することができ
る利点がもたらされる。すなわち、ハードウェアとして
従来技術によるメモリの調停回路にフリップフロップ等
の簡単な回路を付加するだけで、排他制御の有無に応じ
て共有メモリをアクセスするためのアドレスを使い分け
ることのほかは、排他制御のための特別な操作をいっさ
い必要とせずに共有メモリの排他制御を実現することが
できるため、実質的なプログラムの処理速度（ＣＰＵの
実行時間）の低下を生じないものである。
第１図は本発明の実施例を示す構成図、第２図は第１図
の動作を説明するためのタイミングチャート、第６図は
本発明における共有メモリアクセスの状態遷移図、第４
図はマルチプロセッサシステムの従来例を示す構成図、
第５Ａ図はＷｌ４図において１つのＣＰＵのみが共有メ
モリをアクセスする場合の動作を説明するタイミングチ
ャート、第５Ｂ図は第４図において１つのＣＰＵが共有
メモリをアクセスしているときに他のＣＰＵがアクセス
しようとする場合の動作を説明するタイミングチャート
、第５Ｃ図は第４図において２つのＣＰＵが同時に共有
メモリをアクセスした場合の動作を説明するタイミング
チャート、第６図は第４図においてデータが共有メモリ
の複数のアドレスから得られるデータにて構成される場
合に２つのＣＰＵのアクセスが競合したときの問題点を
説明するためのタイミングチャート、第７図は同じ（第
４図において複数のＣＰＵが同一データに対して演算、
書込動作を行なう場合に２つのＣＰＵのアクセスが競合
したときの問題点を説明するだめのタイ２ングチヤート
である。 符号説明 １．２・・・・・・ＣＰＵ、３．４・・・・・・ゲート
回路、５・・・・・・共有メモＩＪ、６１７・・・・・
・アクセス監視回路、８・・・・・・調停回路、Ａ１−
Ａ３・・・・・・アドレスバス、Ｄ１〜Ｄ３・・・・・
・データバス、ＦＦ１．ＦＦ２・・・・・・セット／リ
セットフリツブフロラ７’、０ＦＬ１〜ＯＲ４・・・・
・・オアゲー）、ＡＮｌ 、ＡＮ２・・・・・・アンド
ゲート。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第２図 Ｗｌ −一−−−−−−−−−−−−−−−−一−−−
−−−−−−−−−−第３図 第４図
の動作を説明するためのタイミングチャート、第６図は
本発明における共有メモリアクセスの状態遷移図、第４
図はマルチプロセッサシステムの従来例を示す構成図、
第５Ａ図はＷｌ４図において１つのＣＰＵのみが共有メ
モリをアクセスする場合の動作を説明するタイミングチ
ャート、第５Ｂ図は第４図において１つのＣＰＵが共有
メモリをアクセスしているときに他のＣＰＵがアクセス
しようとする場合の動作を説明するタイミングチャート
、第５Ｃ図は第４図において２つのＣＰＵが同時に共有
メモリをアクセスした場合の動作を説明するタイミング
チャート、第６図は第４図においてデータが共有メモリ
の複数のアドレスから得られるデータにて構成される場
合に２つのＣＰＵのアクセスが競合したときの問題点を
説明するためのタイミングチャート、第７図は同じ（第
４図において複数のＣＰＵが同一データに対して演算、
書込動作を行なう場合に２つのＣＰＵのアクセスが競合
したときの問題点を説明するだめのタイ２ングチヤート
である。 符号説明 １．２・・・・・・ＣＰＵ、３．４・・・・・・ゲート
回路、５・・・・・・共有メモＩＪ、６１７・・・・・
・アクセス監視回路、８・・・・・・調停回路、Ａ１−
Ａ３・・・・・・アドレスバス、Ｄ１〜Ｄ３・・・・・
・データバス、ＦＦ１．ＦＦ２・・・・・・セット／リ
セットフリツブフロラ７’、０ＦＬ１〜ＯＲ４・・・・
・・オアゲー）、ＡＮｌ 、ＡＮ２・・・・・・アンド
ゲート。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第２図 Ｗｌ −一−−−−−−−−−−−−−−−−一−−−
−−−−−−−−−−第３図 第４図
Claims (1)
- 複数のプロセッサと、これらのプロセッサによつて共通
にアクセスされる１つの共有メモリとを備えてなるマル
チプロセッサシステムにおいて、プロセッサから選択的
に出力される第１、第２のアドレス信号を監視し各々に
対応して第１、第２の信号を出力するアクセス監視回路
と、該第１信号にてセットされ第２信号にてリセットさ
れる双安定回路とを各プロセッサ対応に設けるとゝもに
、各双安定回路からの出力にもとづいて前記共有メモリ
に対するアクセス権を管理する共通の調停回路を設け、
いずれか１つのプロセッサが少なくとも第１アドレス信
号を出力して共有メモリに対するアクセス権を獲得した
ときは、そのプロセッサが第２アドレス信号を出力する
迄継続してアクセス権を保有することを特徴とする共有
メモリに対するアクセス管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25877885A JPS62119661A (ja) | 1985-11-20 | 1985-11-20 | 共有メモリに対するアクセス管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25877885A JPS62119661A (ja) | 1985-11-20 | 1985-11-20 | 共有メモリに対するアクセス管理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119661A true JPS62119661A (ja) | 1987-05-30 |
| JPH054710B2 JPH054710B2 (ja) | 1993-01-20 |
Family
ID=17324948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25877885A Granted JPS62119661A (ja) | 1985-11-20 | 1985-11-20 | 共有メモリに対するアクセス管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647246A (en) * | 1987-06-30 | 1989-01-11 | Okuma Machinery Works Ltd | Control system for common memory |
| JPH0380343A (ja) * | 1989-08-24 | 1991-04-05 | Matsushita Electric Works Ltd | 演算処理装置 |
| JP2009223455A (ja) * | 2008-03-14 | 2009-10-01 | Fujitsu Ltd | マルチプロセッサシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229662A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | 共有メモリ制御回路 |
-
1985
- 1985-11-20 JP JP25877885A patent/JPS62119661A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229662A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | 共有メモリ制御回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647246A (en) * | 1987-06-30 | 1989-01-11 | Okuma Machinery Works Ltd | Control system for common memory |
| JPH0380343A (ja) * | 1989-08-24 | 1991-04-05 | Matsushita Electric Works Ltd | 演算処理装置 |
| JP2009223455A (ja) * | 2008-03-14 | 2009-10-01 | Fujitsu Ltd | マルチプロセッサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH054710B2 (ja) | 1993-01-20 |
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