JPH0380343A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば舞台やスタジオなどに配設される複
数の照明負荷を記憶調光制御する場きなどにおいて好適
に用いられる演算処理装置に関する。

従来の技術 近年、マイクロコンピュータあるいはマイクロプロセッ
サの驚異的な発達に伴って、様々な分野にマイクロコン
ピュータが適用されるようになってきている。演劇や歌
謡演奏などの各種公演を主としていわゆる舞台芸術の分
野においても、マイクロコンピュータが用いられる。舞
台芸術の照明演出の分野においては、マイクロコンピュ
ータ発明以前から調光操作卓装置が表出手段として使用
されている。この調光操作卓装置は、調光が行われる照
明負荷が配設される舞台やスタジオとは離れた調光室に
置かれ、舞台やスタジオなどに配設されたスポットライ
トなどの白熱灯灯具を含む照明器具を制御する位相制御
装置などの調光装置を遠隔制御する能力を有している。

調光操作卓装置には、多くの場合スライドボリウム様の
フェーダと呼ばれる操作部が設けられ、制御手段系統を
構成する。フェーダは照明器具による照明状態を明から
暗ｌ＼、または暗から明へ滑らかに変容させる場合に主
として用いられる。すなわちフェーダは、スライドボリ
ウムなどと同様に可変抵抗器を含んで構成され、調光装
置の制御入力電圧を変化させる。これによって調光装置
は、前記入力電圧のレベルに応じた点弧位相角でサイリ
スタやトライアックくいずれも商標名）などの電力制御
用半導体素子を点弧する。このようにしてフェーダによ
って照明器具の明るさを変化させることができる。

また調光操作卓装置には、制御手段として前記フェーダ
とは別に、直点灯スイッチなどが設けられる。この直点
灯スイッチは、調光装置にマイクロコンピュータが導入
される以前には短絡スイッチとして用いられ、当該スイ
ッチを押下することによって調光装置の入力信号レベル
を最大値とし、これによって調光装置は最大の照度で照
明器具を点灯させる。

先に説明したように、照明負荷の調光制御にマイクロコ
ンピュータが導入されることによって、記憶調光装置が
実現され、舞台照明の分野における調光操作卓装置も変
容を遂げることとなる。すなわち従来の調光制御は、公
演の際に、場面（シーン）毎にフェーダを操作して照明
負荷の照度を調整して所望の明かりを作らねばならず、
前記調光操作卓を操作する操作者に多大な負担が掛かつ
ていた。一方、マイクロコンピュータを導入した記憶調
光装置が実現されることによって、マイクロコンピュー
タの記憶機能を用いて各場面毎の照明状態を予めメモリ
に記憶させておき、公演時には前記場面を自動的に再生
する方法が採られるようになってきた。これによって操
作者は、照明演出の予め定められるプログラムに従って
調光操作卓を操作するという立場を解放され、それ以外
のより創造的な仕事に専念できるようになった。

しかしながら記憶調光装置は、照明負荷の照度を時刻制
御する装置である単なるタイムスイッチなどとは異なる
。すなわち舞台やスタジオなどにおける照明においては
、その照明を受ける演技者あるいは演奏者が存在し、し
たがってそのような演技者や演奏者が行う演劇や公演な
どにおいては、動作や演出時間にばらつきが存在し、こ
れらのばらつきへの対応や即興的な照明演出であるいわ
ゆるアドリブに対応できるか否かという点において記憶
調光を行う調光操作卓と、タイムスイッチの間に根本的
な相異点が存在する。このような即興的な照明演出の再
生には、たとえば前記直点灯スイッチなどが用いられる
。すなわち記憶調光操作卓の操作者は、演技者あるいは
演奏者の舞台やスタジオにおける演技、あるいは演奏に
合わせて、直点灯スイッチを操作し照明演出を行う。

しかしながらこのようなマイクロコンピュータが導入さ
れ、かつ直点灯スイッチなどを設けて即興的な調光制御
を行う機能を有する記憶調光装置においては、処理時間
遅れという問題点が生じる。

すなわち、マイクロコンピュータが導入される以前の調
光操作卓装置における直点灯スイッチは単なる短絡スイ
ッチであるから、操作者が照明負荷を点灯する時機ある
いは機会などを得てから、スイツナを押下し、それによ
って実際に照明負荷が点灯出力されるまでの時間遅れは
、主に操作者の反応操作時間に起因して生じるものであ
る。

一方、マイクロコンピュータが導入された記憶調光制御
装置では、上記反応操作時間に加えて、マイクロコンピ
ュータにデータを入出力する際に要する処理時間の遅れ
が加わることになる。このような時間遅れは、操作者の
主観によるところが非常に大きいため、具体的に定量化
して例示することは難しいけれども、概ね１００ｍ秒程
度全項として、これ以上の反応時間を要して照明負荷が
点灯すると、その点灯時機は「遅い」という感触を操作
者に与えてしまう、特に舞台芸術と呼ばれる分野におい
ては、表演上前述したような点灯時機のずれは致命的で
あり、極端に反応時間が掛かる場すには、その照明演出
の品質を低下することになる。

マイクロコンピュータが導入された各種装置においては
、大型計算機におけると同様に、デュプレックスシステ
ムあるいはタンデムシステムがとられている。第７図に
前記タンデムシステムの基本的構成を示す、一般に、入
出力装置の入出力速度は、マイクロコンピュータなどの
演算速度に比してかなり遅い、たとえば、１演算時間が
数百マイクロ秒のマイクロコンピュータに対して、入出
力装置の１人出力時間は数ミリ秒である。したがって演
算動作と入出力動作を、１つのクロック信号に同期して
動作する中央処理回路（ＣＰＵ）で行う３１、入出力待
ち時間の間中未処理回路は次の処理を行うことができず
、したがってこの待ち時間のために時間的な無駄が多大
となる。そこでシステム全体のスルー１ツト（処理回路
が単位時間当りに行う仕事の量〉などの処理能力を向上
するために、前記タンデムシステム構成が用いられる。

第７図に示される演算処理装置１においては５マイクロ
コンピユータなどによって実現される主処理回路２に対
して入力装置３はフロントエンドプロセッサ４を介して
接続されている。また出力袋Ｗｔ６および印字装置７な
どもまたフロントエンドプロセッサ５を介して主処理回
路２に接続されている。記憶調光制御装置が第７図示の
演算処理装置１の構成で実現され、マイクロコンピュー
タなどによってスイッチの処理が行われる場合、出力袋
Ｗ、６としてフロントエンドプロセッサ５に接続される
負荷数（調光回路数）は、概ね５０〜２００回路程度で
あり、これらの負荷を調光あるいは点滅制御するための
入力装置３であるフェーダやスイッチなどの数も概ね前
記負荷数と同数設置される。

上述した演算処理装置１におけるタンデムシステムのフ
ロントエンドプロセッサ４．５は、主処理回路２と同様
に１つの完結したマイクロコンピュータシステムによっ
て実現され、中央処理回路（ＣＰＵ）、計算手順や制御
手順などのプログラムが予め記憶されている記憶素子で
あって通常書き換え不可能なリードオンリメモリ（ＲＯ
Ｍ）、計算の中間結果や計算結果あるいは記憶データな
どを記憶する記憶素子であって通常書き換え可能である
が電源による電力付勢が消勢されると記憶内容が消滅す
るランダムアクセスメモリ（ＲＡＭ）、および周辺装置
とのインタフェース回路を有している。

したがって上述したタンレムシステム構成をとる調光装
置すなわち演算処理装置１では、周辺装置であるフェー
ダや直点灯スイッチからの入力は、まずフロントエンド
プロセッサ４に入力され、当該フロントエンド１０セツ
サによって一旦処理される。フロントエンドプロセッサ
４は、直点灯スイッチなどのオン／オフ状愈を通信手段
によって主処理回路２へ通告する。主処理回路２は、フ
ロントエンドプロセッサ４からの入力に基づく演算の結
果を、発光ダイオード（ＬＥＤ）表示装置や、陰陽線管
（ＣＲＤ）表示装置などへの出力データとしてフロント
エンドプロセッサ５に通信手段を介して与える。

このように近年のマイクロコンピュータを導入した演算
処理装置においては、キーボードやフェーダなどの外部
機器を制御するフロントエンドプロセッサと、たとえば
記憶調光制御装置などにおいては、調光データの演算に
専念する主処理回路といったようにその処理内容を分担
した構成とすることによって、演算処理装置全体のスル
ーブツト向上を図ることが一般的に行われている。

次に、第７図における主処理回路２とフロントエンドプ
ロセッサ４，５のデータ通信手段について簡単に以下説
明する。中央処理回路（ｃｐｓ）のデータ通信手段とし
ては、Ｒ３−２３２Ｃインタフエースなどに代表される
シリアルデータ通信や、セントロニクス（商標名）イン
タフェースなどに代表されるパラレルデータ通信などの
電気的な通信手段がある。これらの通信手段の特徴は、
コンピュータ内部のデータを電気通信用の信号に変換し
、他方の中央処理回路（ＣＰＵ）の送受信部に伝送し、
当該送受信部にて復号の後に利用される。このような通
信手段は、大型計算機などの大規模なシステムにおいて
通常採用されており、中央処理回路と周辺のデータ端末
装置との問はデータ通信用の信号線で接続される。

このような通信手段は、通信伝送線を用いることによっ
て中央処理回路とデータ端末装置の配置の自由度が向上
し、遠隔地の他のコンピュータシステムとのデータ交換
が可能になるなどの点において浸れ、大きな長所を有し
ている。

しかながら上述したように、データ通信信号線でプロセ
ッサ同士を接続してデータの交換を行う方法では、符号
化や復す化に処理時間が掛かるために全体のスルーグツ
トが低下する。一般に、コンピュータ内部でデータを処
理する時間に比べて、これらのデータ通信手段によって
データの交信を行う速度は遅い、信号の変復調装置を必
要とするためシステムの価格が高くなるなどといった欠
点を有している。

したがって上述した通信手段の特徴は銀行のオンライン
システムや旅客列車や旅客航空機の座席予約システムな
どのような、大規模なシステムを構築する場合に有利で
あり、動作反応時間などといった処理時間の速さが重要
となる前述のような記憶調光装置においては、処理速度
の遅さが障害となり、前記データ通信装置は記憶調光操
作卓装置のプロセッサ相互間のデータ通信手段として用
いることができない。

第８図は、プロセッサ相互間のデータ通信手段としてデ
ュアルポートランダムアクセスメモリ１０を用いた構成
を示すブロック図である。デュアルポートランダムアク
セスメモリは、通常のランダムアクセスメモリと同様に
、データの読出しおよび書込みが随時に行うことができ
、さらに一般のＲＡ　Ｍと大きく異なり、ＲＡＭの記憶
セルを指定するアドレス線と読み書きするデータが入出
力されるデータ線とがそれぞれ２組独立に設けられてい
る。これによって各処理回路８，９は、はとんど制限な
く、デュアルポートランダムアクセスメモリ１０の内容
を随時に読出しおよび書込むことができる。

したがってデュアルポートランダムアクセスメモリ１０
の各２組のアドレス端子およびデータ端子に、処理回路
８，９のアドレス端子およびデータ端子をアドレスバス
ライン１１．１２およびデータバスライン１３．１４を
介して接続し、処理回路８．９がデュアルポートランダ
ムアクセスメモリ１０に対して相互に独立にデータを書
込みおよび読出しを行うことによって、処理回路８，９
相互間でデータの通信を行うことができる。

たとえば処理回路８から処理回路９にデータを送出する
場合を考える。まず処理回路８が、デュアルポートラン
ダムアクセスメモリ１０の所定のストア領域１５に対し
て送出すべきデータを書込む、書込むデータの量は、デ
ュアルポートランダムアクセスメモリ１０の許容容量内
であれば、書込みのバイト数は制限されない。次に他方
の処理回路９が、アドレスバスライン１２を介してデュ
アルポートランダムアクセスメモリ１０のストア領域１
５を指定し、処理回路８によって先に書込まれたストア
内容をデータバスライン１４を介して読出し、これによ
って矢符１６，１７方向へデータの通信が行われること
になる。

このように、シリアル通信でデータ伝送を行う場合には
、或る所定期間に伝送できるデータ量はたとえば１バイ
トと決められるが、上述のデュアルボートランダムアク
セスメモリ１０を用いた方式によれば、原理的にはデュ
アルポートランダムアクセスメモリ１０の許容容量内で
、大量のデータ通信が可能となる。また極端に大きな量
のデータを送るときには、デュアルポートランダムアク
セスメモリ１０に対するアクセス時間の蓄積が無視でき
なくなるけれども、一般にはシリアル伝送と比較して、
格段に大きな単位時間当りのデータ伝送量を有する。

また、一般の通信制御手順においては、一方の処理回路
８は他方の処理回路９に対して伝送すべきデータが全て
送出されたことを示す信号を送出し、処理回路８はこの
信号に応答して送出されたデータの引き取り準備を行う
ことになる。一方、第８図示のデュアルポートランダム
アクセスメモリ１０を用いたデータ通信においては、所
定のストア領域１５にデータが書込まれたか否かを、た
とえば約ＩＱｍ秒間隔で定期的に読出しを行うことによ
って検出し、このデータの書込みが検出された際に、所
定ストア領域１５のデータを引き取ることとなる。

この検出の方法としては、たとえば処理回路９は予め所
定のストア領域１５のストア内容を特定のデータパター
ンで書込んで消去しておく、これによって新たなデータ
が処理回路８によって書込まれれば、処理回路９は容易
にこれを検出することができる。また処理回路９がデュ
アルポートランダムアクセスメモリ１０の所定のストア
領域■５について、定期的にデータの読出しを行うこと
によって、前回の続出しデータと全回の読出しデータと
の間に相異があった場合に、処理回路９では、処理回路
８からデュアルポートランダムアクセスメモリ１０に対
する新たなデータの書込みが行われたことを検出できる
。

第９図は、上述したデータ通信の処理動作を説明するた
めのフローチャートである。ステップｎ１からステップ
ｎ２へ進むと処理回路９は、デュアルポートランダムア
クセスメモリ１０の所定ストア領域１５のストア内容を
読出して内部のメモリに一旦スドアする。ステップｎ３
では、ステップｒｉ　２における前回の読出しデータと
今回の読出しデータとの比較を行う、ステップｎ４にお
いて、ステップｎ３での比較結果に基づいて相異の有無
が判断される。

ステップｎ４の判断が否定の４　、ｅｚには、ステップ
ｎ２へ戻り、同様な動作を繰り返す、この動作の繰り返
し間隔は、たとえば約１０ｍ秒間隔で予め定められる。

ステップｒｒ　４の判断が肯定のＰ４訃には、ステップ
ｒ＋　５へ進み、読出され、−旦スドアされた所定スト
ア領域のデータを引き取ることによって当該処理動作が
終了する。

このように処理回路８．９間にデュアルポートランダム
アクセスメモリ１０を介在したデータ通信は、上記説明
では処理回路８から処理回路９へのデータ通信を行う場
きに説明したけれども、処理回路９から処理回路８への
データ通信も可能であり、したがって原理的に双方向通
信可能な通信手段である。

発明が解決しようとする課題 第８図を参照して、上述したようにデュアルポートラン
ダムアクセスメモリ１０に対するデータの書込みおよび
読出しは、処理回路８，９において相互に他方の処理回
路の書込みおよび読出し動作に影響されることなく自由
に行うことができるけれども、デュアルポートランダム
アクセスメモリ１０の記憶セルの同一アドレス領域に対
して処理回路８．９が同時にデータの書込みおよび読出
しを行うアクセス動作が行われる場１には、その動作は
制限される。

すなわち、デュアルポートランダムアクセスメモリ１０
の記憶容量は、たとえば２Ｋｂｙｔｅ程度の充分大きな
容量を有し、双方の処理回路８゜９が同一アドレス領域
を同時にアクセスする機会は確率的には小さいけれども
、たとえば処理回路８．９相互間でやりとりされるデー
タの大きさが比較的小さい場合には、たとえば処理回路
９が定期的にデュアルポートランダムアクセスメモリ１
０を読出している途中に処理回路８が新たにデータを書
込むといったような同一記憶セルに対する同時アクセス
が発生しやすくなる。

このように処理回路９がデュアルポートランダムアクセ
スメモリ１０の所定のストア領域からデータを読出して
いる最中に、処理回路８がその同一スドア領域に対して
データの書込みを行うと、処理回路９が読出すデータは
、読出し中に書き換わりが発生しているためにその内容
は信頼性に欠けるものとなってしまう。

同様にして、処理回路９の書込み動作と処理回路８の読
出し動作とが同時期に行われた場合および処理回路８，
９の双方が同時期に同一スドア領域に対して書込みを行
う場合のいずれにおいても、その書込まれたストア内容
および読出されたストア内容は信頼性に欠け、このよう
な動作およびデータに基づいて処理回路８，９が周辺機
器を制御することは、誤動作などを招来し、信頼性に欠
ける危険な行為である。

そこでこのような危険行為を検出するために、デュアル
ポートランダムアクセスメモリにはビジ一端子と呼ばれ
る専用の信号端子が設けられており、前記危険行為を防
止するための構成が設けられている。

第１０図は、前記危険行為を防止するための従来の典型
的な構成を示すブロック図である。デュアルポートラン
ダムアクセスメモリ２０には、アドレス端子ＡＤＲ、デ
ータ端子ＤＡＴＡ、およびビジー信号端子ＢＵＳＹなど
がそれぞれ一対設けられている。デュアルポートランダ
ムアクセスメモリ２０には、当該デュアルポートランダ
ムアクセスメモリ２０を介してデータの双方向通信を行
う処理回路１８．１９が、アドレスバスライン２１．２
２およびデータバスライン２３．２４を介して相互に接
続される。

さらにデュアルポートランダムアクセスメモリ２０と処
理回路１８．１９相互間には、たとえば一対のＤ型フリ
ップフロップ回路２５．２６が設けられる。フリップフ
ロップ回路２５のデータ入力端子りには電源電圧Ｖ　Ｄ
Ｄが与えられ、クロック入力端子ＣＫにはデュアルポー
トランダムアクセスメモリ２０のビジ一端子ＢＵＳＹが
接続される。

また出力端子Ｑは、処理回路１８の割込み信号入力端子
ＩＮＴに接続され、クリア端子ＣＬＲには入出力端子Ｉ
１０が接続される。このような構成は、デュアルポート
ランダムアクセスメモリ２０と処理回路１９との間に設
けられるフリップフロップ回路２６においても同様であ
る。

たとえば処理回路１８が、デュアルポートランダムアク
セスメモリ２０に対して読出しまたは書込みなどのアク
セス動作を開始する前に、次の２つの前処理が行われる
。すなわちフリップフロップ回路２５のリセットと、後
述されるステータスあるいはフラグの初期化である。

後述されるように、フリップフロップ回路２５の出力Ｑ
は、処理回路１８に対する割込み信号として与えられる
ので初期化される。このフリップフロップ回路２５の初
期化は、処理回路１８の入出力端子Ｉ１０からのクリア
信号が７リツプフロツプ回路２５のクリア端子ＣＬＲに
与えられることによって行われる。このような前処理は
、処理回路１９およびフリップフロップ回路２６におい
ても同様に行われる。

以下、処理回路１８がデュアルポートランダムアクセス
メモリ２０にアクセス動作中に、他方の処理回路１９も
またデュアルポートランダムアクセスメモリ２０に対し
てアクセス動作を行い、当該デュアルポートランダムア
クセスメモリ２０の同一アドレス領域に対して同時期に
アクセスが行われたＰ４合を考え、画処理回路１８．１
９のアクセスにおいては、処理回路１８側が処理回路１
９側に対して後着した堝きを想定する。

デュアルポートランダムアクセスメモリ２０には、前述
したようにこのような同一アドレス領域の同時アクセス
を検出する論理回路が製造時に搭載されており、アクセ
ス後着側の処理回路に対してビジー信号を出力するよう
に構成されている。

したがって同一アドレス領域をアクセスした処理回路１
８．１９に対して、デュアルポートランダムアクセスメ
モリ２０のビジー信号出力端子ＢＵＳＹからは、クリッ
プフロップ回路２５に対してのみデータセット信号がク
ロック入力端子ＣＫに出力される。これによってフリッ
プフロラ１回路２５は、データ入力端子りに与えられる
電源電圧Ｖ、。を出力端子Ｑに保持し、処理回路１８に
割込み信号が入力される。

処理回路１８は、割込み信号に応答して、その割込み信
号の受信の直前に開始された書込みまたは続出し動作を
一時中断し、デュアルポートランダムアクセスメモリ２
０のアクセス動作において同一アドレス頭載の重複が発
生した旨をステータスに書込むか、または重複発生フラ
グが立てられる。このような処理が終了すると、処理回
路１８は、再び割込み信号受信直前に開始された動作を
再開する。さらに処理回路１８では、デュアルポートラ
ンダムアクセスメモリ２０のアクセス動作が終了した時
点で、前記ステータスやフラグの内容を確認する。

ステータスあるいはフラグの内容の確認において、処理
回路１８がデュアルポートランダムアクセスメモリ２０
をアクセス中に、他方の処理回路１９のアクセス動作と
アドレス重複が発生した状態を示しているＰ４キには、
書込み内容および続出し内容に信頼性がないと判断し、
たとえばデュアルポートランダムアクセスメモリ２ｏか
らのデータ読出し動作が行われた場合には、読出したデ
ータを破棄し、再度読出し動作を行う、またデュアルポ
ートランダムアクセスメモリ２０へのデータ書込み動作
が行われていた場合には、再度同一データを書込む、こ
れによってデュアルポートランダムアクセスメモリ２０
に対するデータの書込みおよび読出し動作の信頼性を向
上することができる。

第１１図は、同一アドレス領域に重複アクセスが発生し
た場合における動作を説明するためのタイミングチャー
トである。第１１図（１〉および同図（２〉に示される
ように、デュアルポートランダムアクセスメモリ２０に
対して先に処理回路１９がアクセス中に、処理回路１８
が同一アドレス領域をアクセスすると、そのアクセス時
点において同図（３）に示されるビジー信号ＢＵＳＹは
立下り、処理回路１８がアクセス中に処理回路１９のア
クセス動作が終了した時点で再び立上る。

このビジー信号ＢＵＳＹの立上りタイミングで７リツプ
フロツプ回路２５は、データ入力端子りに与えられる電
源電圧Ｖ、。を出力端子Ｑに保持し、これによって処理
回路１８には割込みが掛けられる。

このように第ｔｏｔｚ示のｉｔによれば、デュアルポー
トランダムアクセスメモリ２０の両アドレスポートに同
一アドレス指定信号が与えられる場合には、当該アクセ
スにおいて後着側の処理回路においてそのアクセス動作
が再度繰り返される。

しかしながら、デュアルポートランダムアクセスメモリ
２０に対して、処理回路１８．１９から同時期に同一ア
ドレス鎖酸を指定した読出し動作においてはデータの書
き換わりが生じていないために、データの信頼性もまた
低下することはない。

したがってこのような同一アドレス同時読出しにおいて
もアクセス後着側の処理回路において読出し動作を繰り
返すことは、処理時間をむやみに長期化することになる
。

特に第１０図に示されるような演算処理装置が、調光ｌ
１Ｉｎ装置の記憶調光操作卓において用いられる場合に
は、操作反応時間の遅れが処理回路内部における処理時
間の蓄積によって生じ、記憶調光操作卓装置の操作性の
低下を招来する。

本発明の目的は、デュアルポートランダムアクセスメモ
リを介在した演算処理回路相互間の演算処理動作におけ
る処理時間を可及的に短縮することができる演算処理装
置を提供することである。

課題を解決するための手段 本発明は、演算処理動作を行う複数の演算夕き理回路と
、これらの演算処理回路相互間に介在されるデュアルポ
ートランダムアクセスメモリとを含む演算処理装置にお
いて、 複数のアドレス指定信号に応答して、各アドレス指定信
号によってアドレス指定されたストア鎖酸の書込みまた
は読出し動作を行い、その書込みまたは読出し動作中に
前記演算処理回路のうちの或る演算処理回路からアドレ
ス指定信号が与えられた場合において、そのアドレス指
定信号が前記ストア領域をアドレス指定するときには、
ビジー信号を前記式る演算処理回路に導出するデュアル
ポートランダムアクセスメモリと、 前記演算処理回路は、アドレス指定信号を発生してデュ
アルポートランダムアクセスメモリへ与え、書込みのた
めに書込みを行うべきデータを与え、アドレス指定した
ストア領域のストア内容をデュアルポートランダムアク
セスメモリから読出し、割込み信号に応答して、その割
込み信号の受信の直前に開始した書込みまたは読出し動
作を再度行うように構成され、さらに、 前記複数の演算処理回路のうちの複数が同時に読出し勤
ｆ１状態であることを検出する読出し状態検出手段と、 読出し状態検出手段の出力に応答し、読出し状態検出手
段によって同時読出し動作状態でないことが検出された
ときには、デュアルポートランダムアクセスメモリの対
応するビジー信号を割込み信号として書込みまたは読出
し動作が後から開始された演算処理回路に与え、同時読
出し動作状態であることが検出されたときには、ビジー
信号が前記演算処理回路に与えられるのを禁止する禁止
回路とを含むことを特徴とする演算処理装置である。

作　　用 本発明に従う演算処理装置においては、演算処理動作を
行う複数の演算処理回路は、デュアルポートランダムア
クセスメモリを介して相互に接続される。デュアルポー
トランダムアクセスメモリは、演算処理回路からの複数
のアドレス指定信号に応答して、各アドレス指定信号に
よってアドレス指定されたストア領域の書込みまたは読
出し動作を行う、またデュアルポートランダムアクセス
メモリは、書込みまたは読出し動作中に、前記演算処理
回路のうちの或る演算処理回路からアドレス指定信号が
与えられた場合において、そのアドレス指定信号が前記
ストア領域をアドレス指定するときには、ビジー信号を
前記式る演算処Ｆｌ！回路に送出する。

演算処理回路は、アドレス指定信号を発生してデュアル
ポートランダムアクセスメモリへ与えるとともに、書込
みのためにデータを与えて書込みを行い、またアドレス
指定したストア領域のストア内容をデュアルポートラン
ダムアクセスメモリから読出す、さらに演算処理回路は
、割込み信号の入力に応答して、割込み信号の受信の直
前に開始した書込みまたは読出し動作を再度行うように
構成されている。

さらにまた本発明においては、読出し状態検出手段と禁
止回路とが設けられる。読出し状態検出手段は、複数の
演算処理回路のうちの複数が同時にデュアルポートラン
ダムアクセスメモリに対して読出し動作状態であること
を検出する。禁止回路は、読出し状態検出手段の出力に
応答して、前記同時読出し動作状態でないことが検出さ
れたときにデュアルポートランダムアクセスメモリから
導出されるビジー信号を演算処理回路の割込み信号とし
て、書込みまたは読出し動作が後から開始された方の演
算処理回路に与える。

一方、読出し状態検出手段によって、同時続出し動作状
態が検出されたときには、禁止回路は前記ビジー信号が
前記演算処理回路に与えられるのを禁止する。これによ
って複数の演算処理回路のうちのの複数がデュアルポー
トランダムアクセスメモリに対して同時期に読出し動作
状態となった場合においても、デュアルポートランダム
アクセスメモリから導出されるビジー信号が読出し動作
状態の複数の演算処理回路のいずれにも与えられず、し
たがって同時期に複数の演算処理回路がデュアルポート
ランダムアクセスメモリからアドレス指定したストア領
域のストア内容を読出すことができ、読出し動４１を再
度繰り返すことは行われない。これによって演算処理装
置におけるデユア・ルボートランダムアクセスメモリに
対するデータの書込みまたは読出し動作の処理速度が向
上し、デュアルポートランダムアクセスメモリを介した
データの通信速度を、そのデータの信頼性を低下するこ
となく向上することができる。

実施例 第１図は本発明の一実施例の基本的構成を示すブロック
図であり、第２図は記憶調光制御装置２７の全体の構成
を示すブロック図である。記憶調光制御袋、ｔ２７には
、入力装置であるフェーダ装置２９や直点灯スイッチ３
０がフロントエンドプロセッサ３１を介して主処理回路
２８に接続される。主処理回路２８には、出力装置であ
る表示装置３３や照明負荷３６に対する電力付勢を行っ
て調光レベルを制御する調光器３４、および印字装置３
５などがフロントエンドプロセッサ３２を介して接続さ
れる。

記憶調光制御装置２７においては、調光データの演算を
主に行う主処理回路２８とともに、入出力機器２９，３
０．３３，３４．３５の制御を行い、主処理回路２８が
行う調光データの演算のもととなるデータを出力するフ
ロントエンドプロセッサ３１．３２が設けられる。この
ように入出力速度が主処理回路２８の演算速度に比較し
て遅い入出力装置を制御するフロントエンドプロセッサ
３１．３２が設けられることによって、各種処理の効率
を向上し、記憶調光Ｍ御装置２７全体のスルーブツトな
どの処理能力の向上が図られている。

上述した記憶調光制御袋ｖｊ１２７において、主処理回
路２８とフロントエンドプロセッサ３１．３２との間に
は、デュアルポートランダムアクセスメモリ３７．３８
がそれぞれ介在され、データの双方向通信が行われる。

記憶調光制御装置２７においては、予めリハーサル時な
どにおいてフェーダ装置２９などの入力手段にて各場面
（シーン〉毎の照明状態を主処理回路２８の図示しない
メモリに記憶させておき、公演時にはそれら場面毎にメ
モリにストアされた照明状態を再生するとともに、直点
灯スイッチ３０などの操作による即興的な演出を加えた
調光制御を行う、これによって主処理回路２８からはフ
ロントエンドプロセッサ３２を介して調光器３４に各場
面毎の調光レベルデータが与えられる。調光器３６は、
与えられる調光レベルデータに基づいて照明負荷３６を
電力付勢し、これによって照明負荷３６の調光レベルは
所定の調光レベルに制御される。

第１図には第２図示の主処理回路２８とフロン■・エン
ドプロセッサ３１の処理回路３１ａとの間に介在される
デュアルポートランダムアクセスメモリ３７の構成が示
されており、第３図は代表的なデュアルポートランダム
アクセスメモリの端子配列を示す平面図である。第３図
に示されるように、デュアルポートランダムアクセスメ
モリにおいては、各一対のアドレス入力端子Ａ　Ｌ、、
　Ａ　＊および各一対の入出力端子ｌ１０Ｌ、Ｉｌｏ、
が設けられている。また、同一アドレス領域に対する同
時アクセスに対してビジー信号を出力する一対のビジー
信号出力端子ＢＵＳＹＬ、、ＢＵＳＹ、が設けられてい
る。

再び第１図を参照して、上述した端子構成を有するデュ
アルポートランダムアクセスメモリ３７は、その一対の
アドレス入力端子ＡＤＲおよび一対のデータ入出力端子
ＤＡＴＡは、アドレスバスライン３９．４０およびデー
タバスライン４１゜４２を介してそれぞれ主処理回路２
８および処理回路３１ａに接続される。またデュアルポ
ートランダムアクセスメモリ３７と処理回路２８，３１
ａとの間は、データの書込みおよび読出しを行うための
書込み信号線１１．１２および読出し信号線１３．１４
でそれぞれ接続されている。

さらにデュアルポートランダムアクセスメモリ３７と処
理回路２８．３１ａとの間には、読出し状態検出手段を
構成する論理積回路４７とフリツアフロツブ回路４３，
４４．およびデュアルポートランダムアクセスメモリ３
７からのビジー信号が処理回路２８．３１ａへ入力され
ることを禁止する禁止回路として論理和回路４８．４９
とフリップフロップ４５．４６が設けられる。

論理積回路４７には、読出し信号１ｆｌ１３，１４から
読出し信号が反転入力され、その出力はフリップフロッ
プ４３．４４の各クロック入力端子ＣＫに与えられる。

フリップフロップ４３のデータ入力端子りには電源電圧
Ｖ０゜が与えられており、出力端子Ｑは論理和回路４８
を介してフリップフロップ４５のクリア信号入力端子Ｃ
ＬＲに与えられる。

フリップフロップ４５のデータ入力端子りには電源電圧
Ｖ０゜が与えられ、クロック入力端子ＣＫはデュアルポ
ートランダムアクセスメモリ３７のビジー信号出力端子
ＢＵＳＹに接続され、出力端子Ｑは処理回路３１　ａの
割込み信号入力端子ＩＮＴに接続される。

また処理回路３１ａの入出力端子Ｉ１０は、論理和回路
４８を介してフリップフロップ回路４５のクリア信号入
力端子ＣＬＲに接続され、サイクル信号出力端子Ｓは、
フリップフロップ４３のクリア信号入力端子ＣＬＲに接
続される。処理回路３１ａにおいて、図示しないメモリ
にストアされた命令の７エツチ、解釈、実行の一連の処
理動作の始めに出力されるサイクル信号がサイクル信号
出力端子Ｓから出力されることによって、フリップフロ
ップ回路４３の出力がクリアされる。同様にして、デュ
アルポートランダムアクセスメモリ３７と主処理回路２
８との間には、フリップフロップ回路４４；４６および
論理和回路４つが接続される。

第１ｔ！ｌ示の構成および第４図と第５図のフローチャ
ートを参照して、本実施例の動作を以下説明する。処理
回路３１ａは、デュアルポートランダムアクセスメモリ
３７に対して読出しまたは書込みのアクセス動作を開始
する前に、ステップｍ２およびステップｍ３に示される
前処理を行う、すなわちステップｍ２においては、フリ
ップフロップ回路４３をリセットし、ステップｒｎ　３
においては、第５図のフローチャートのステップｍ６に
示されるフラグあるいはステータスフラグをたとえば「
００」にする。

このような前処理が終了した挟、処理回路３１ａは、ス
テップｍ４においてデュアルポートランダムアクセスメ
モリ３７に対するデータの書込みまたは読出し動作に関
する処理を行う、ステップｍ４の処理が終了すると、処
理回路３１ａはステップｍ５において前記フラグ値を判
断する。フラグ値がたとえば「ＯＯ」の場合には処理が
一旦終了し、たとえばｒＦＦＪの場合にはステップｍ２
へ戻り、再度上述した処理が繰返される。

すなわち、主処理回路２８がデュアルポートランダムア
クセスメモリ３７の特定のストア領域に対してデータの
書込みまたは読出し動作中に、ステップｍ４において処
理回路３１ａがアドレスバスライン３９を介して主処理
回路２８がアドレス指定した前記ストア領域のアドレス
指定を行うと、デュアルポートランダムアクセスメモリ
３７からはビジー信号が出力され、これによって第５図
のフローチャートに示される割込み処理が行われる。

第５図に示されるように、処理回路３１ａが所定のプロ
グラム５０を実行中に、その割込み入力端子ＩＮＴに割
込み信号が与えられるとプログラム５０を一時中断し、
ステップｍ６において割込み発生のフラグを立てる処理
を行った後、再びプログラム５０へ復帰する。

したがってデュアルポートランダムアクセスメモリ３７
に対して再処理回路２８．３１ａが同時期に書込みまた
は読出し動作が行われた場きに、当該書込みまたは読出
し動作が再度行われ、書込みデータまたＬｉ読出みデー
タの信頼性の低下を防止する。

このように処理回路２８．３１ａ間がデュアルポートラ
ンダムアクセスメモリ３７を介して接続されることによ
って、再処理回路２８．３１ａはそれぞれアドレスバス
ライン３９．４０を介してアドレス指定信号をデュアル
ポートランダムアクセスメモリ３７へ与え、書込みおよ
び読出し信号線１１．Ｚ　２：１３．１４を介して書込
み信号および読出し信号を与えることによって、データ
バスライン４１．４２を介してデュアルポートランダム
アクセスメモリ３７の所定のストア領域にデータを書込
み、またアドレス指定したストア鎖酸からそのストア内
容を読出すことができる。これによってたとえば処理回
路３１　ａが先にデュアルポートランダムアクセスメモ
リ３７の所定ストア領域に書込んだデータを、その書込
み後において主処理回路２８が前記所定ストア領域から
前記書込まれたデータを読取ることによってデータ通信
が行われる。同様にして主処理回路２８から処理回路３
１ａへのデータ通信もまた行われる。

第６図は、デュアルポートランダムアクセスメモリ３７
の同一スドア領域に対して画処理回路２８．３１ａから
同時期にデータの読出しが行われるＪ１％きの動作を説
明するためのフローチャートである。、以下説明のため
に、デュアルポートランダムアクセスメモリ３７に対す
るアクセス動作は。

処理回路３１ａ側が主処理回路２８側に対して後着した
Ｊｌｌ！身を想定する。

第６図（１）および同１２Ｉ（２）に示されるように、
デュアルポートランダムアクセスメモリ３７に対して同
時期に画処理回路２８，３１ａからデータの読出しが行
われる４き、後着側の処理回路３１ａからアドレスバス
ライン３９を介してアドレス指定信号がアドレス信号入
力端子ＡＤＨに入力すると、デュアルポートランダムア
クセスメモリ３７からフリップフロップ回路４５に与え
られるビジー信号はローレベルに立下る（同図（３）参
照）。また画処理回路２８．３１ａからの読出し信号Ｒ
Ｄが共にローレベルとなる期間が論理積回路４７によっ
て検出され（同図（４）〜同図（６）参照）、フリップ
フロップ回路４３のデータ入力端子りに与えられる電源
電圧ｙ　ｏｏが出力端子Ｑに出力され、処理回路３１ａ
からフリップフロップ回路４３にクリア信号が与えられ
るまで保持される。

フリップフロップ回路４３からの出力は、論理和回路４
８を介してフリップフロップ回路４５のクリア信号入力
端子ＣＬＨに与えられるので、処理回路３１ａからのシ
ステム信号がフリップフロップ回路４３のクリア信号入
力端子ＣＬＲに与えられるまでの期間Ｔだけその出力レ
ベルは保持される〈第６図（７）および第６図（８）参
照）。

したがって期間Ｔにおいては、デュアルボートラ・ンダ
ムアクセスメモリ３７からのビジー信号がフリップフロ
ップ回路４５に与えられても、データ入力端子りに与え
られる電源電圧■。。は出力端子Ｑに出力されず、処理
回路３１ａの割込み信号入力端子ＩＮＴに割込み信号が
入力されることばない。

以上説明したように２両処理回路２８，３１ａが同時期
にデュアルポートランダムアクセスメモリ３７の同一ス
ドア領域からデータの読出しを行う１％きにおいても、
従来のように後着側の処理回路３１ａに対して割込み処
理が行われることなはく、シたがって同時期に同一アド
レス領域から画処理回路２８．３１ａがデータの読出し
を行うことが可能となる。

なお、処理回路３１ａは、入出力端子Ｉ１０から論理和
回路４８を介してクリア信号をフリップフロップ回路４
５に与えることによって、データの読出しまたは書込み
動作が行われる前の前処理において初期化を行うことが
できる。また、処理回路３１ａのシステム信号がフリッ
プフロップ回路４３にクリア信号として与えられること
によって、処理回路３１ａがデュアルポートランダムア
クセスメモリ３７に対する読出し動作が終了するまでの
期間Ｔの間だけ、フリップフロップ回路４３の出力をハ
イレベル状態とし、主処理回路２８のデュアルポートラ
ンダムアクセスメモリ３７に対するアクセス終了時に発
生するビジー信号でフリップフロップ回路４５の出力が
ハイレベルとなることを禁止する。

同様にして、画処理回路２８．３１ａが同時期にデュア
ルポートランダム、アクセスメモリ３７からデータの読
出しを行う４きにおいて、主処理回路２８側が処理日Ｒ
３１ａ側に対して後着したときにも、論理積回路４７、
論理和回路４９、およびフリップフロップ回路４４．４
６によって主処理回路２８に割込み信号が入力されるこ
とは禁止される。

以上説明した実施例では、２つの処理回路２８゜３ｔａ
からデュアルポートランダムアクセスメモリ３７に対し
てデータの読出しまたは書込みを行う場合について説明
したけれども、さらに３以上の複数の演算処理回路を含
み、デュアルポートランダムアクセスメモリに対して同
時期にアクセス動作することができる演算処理装置につ
いても本発明は実施することができる。

発明の効果 本発明によれば、デュアルボートランダムアクセスメモ
リを介して演算処理回路が相互に接続される演算処理装
置において５続出し状態検出手段および禁止回路を設け
るようにしたので、読出し状態検出手段によって同時読
出し動作状態が検出された場合には書込みまたは読出し
動作が後から開始された演算処理回路に対してビジー信
号が与えられることが禁止される。これによって演算処
理装置におけるデータの書込みまたは読出し動作の処理
速度が向上し、データの信頼性を低下することなくデー
タ通信の速度を向上し、演算処理装置の処理速度の向上
を図ることができる。

【図面の簡単な説明】

第ｔＶ４は本発明の一実施例の基本的構成を示すブロッ
ク図、第２図は記憶調光制御装置２７の構成を示すブロ
ック図、第３図は代表的なデュアルポートランダムアク
セスメモリの端子配列を示す平面図、第４図は処理回路
３１ａの処理プログラムを示すフローチャート、第５図
はその割込み処理を示すフローチャート、第６図は本発
明の一実施例の動作を示すタイミングチャート、第７億
は従来の一般的な演算処理装置１の構成を示すブロック
図、第８図はデュアルポートランダムアクセスメモリ１
０を用いたデータ通信を説明するためのブロック図、第
９図はデータ通信の処理動作を示すフローチャート、第
１０図は従来の処理回路１８．１９とデュアルポートラ
ンダムアクセスメモリ２０の構成を示すブロック図、第
１１図はその動作を説明するためのタイミングチャート
である。 ２７・・・記憶調光制御装置、２８・・・主処理回路、
３０・・・直点灯スイッチ、３１．３２・・・フロント
エンドプロセッサ、３１ａ・・・処理回路、３４・・−
調光器、３６・・・照明負荷、３７．３８・・・デュア
ルポートランダムアクセスメモリ、４３〜４６・・・フ
リップフロップ回路、４７・・・論理積回路、４８．４
９・・・論理和回路

Claims (1)

1. 【特許請求の範囲】 演算処理動作を行う複数の演算処理回路と、これらの演
   算処理回路相互間に介在されるデュアルポートランダム
   アクセスメモリとを含む演算処理装置において、 複数のアドレス指定信号に応答して、各アドレス指定信
   号によつてアドレス指定されたストア領域の書込みまた
   は読出し動作を行い、その書込みまたは読出し動作中に
   前記演算処理回路のうちの或る演算処理回路からアドレ
   ス指定信号が与えられた場合において、そのアドレス指
   定信号が前記ストア領域をアドレス指定するときには、
   ビジー信号を前記或る演算処理回路に導出するデュアル
   ポートランダムアクセスメモリと、 前記演算処理回路は、アドレス指定信号を発生してデユ
   アルポートランダムアクセスメモリへ与え、書込みのた
   めに書込みを行うべきデータを与え、アドレス指定した
   ストア領域のストア内容をデュアルポートランダムアク
   セスメモリから読出し、割込み信号に応答して、その割
   込み信号の受信の直前に開始した書込みまたは読出し動
   作を再度行うように構成され、さらに、 前記複数の演算処理回路のうちの複数が同時に読出し動
   作状態であることを検出する読出し状態検出手段と、 読出し状態検出手段の出力に応答し、読出し状態検出手
   段によつて同時読出し動作状態でないことが検出された
   ときには、デュアルポートランダムアクセスメモリの対
   応するビジー信号を割込み信号として書込みまたは読出
   し動作が後から開始された演算処理回路に与え、同時読
   出し動作状態であることが検出されたときには、ビジー
   信号が前記演算処理回路に与えられるのを禁止する禁止
   回路とを含むことを特徴とする演算処理装置。