JPS59220821A - コンピユ−タの共有バス制御装置 - Google Patents
コンピユ−タの共有バス制御装置Info
- Publication number
- JPS59220821A JPS59220821A JP58095047A JP9504783A JPS59220821A JP S59220821 A JPS59220821 A JP S59220821A JP 58095047 A JP58095047 A JP 58095047A JP 9504783 A JP9504783 A JP 9504783A JP S59220821 A JPS59220821 A JP S59220821A
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- JP
- Japan
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- cpu
- bus
- input
- terminal
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- Small-Scale Networks (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、各々独立に処理を行う複数の中央処理装置（
以下ＣＰＵと称する。）を有するコンピュータの共有バ
ス制御装置に関する。
以下ＣＰＵと称する。）を有するコンピュータの共有バ
ス制御装置に関する。
背鼠技術
一般に、例えばテレビ放送の文字放送用のテレビジョン
受像機において用いられるコンピュータは各々独立に受
信処理とプリンタ処理を行うため２つのＣＰＵ／ 、
２を有する場合が有る。
受像機において用いられるコンピュータは各々独立に受
信処理とプリンタ処理を行うため２つのＣＰＵ／ 、
２を有する場合が有る。
このようなコンピュータは読出し専用メモリ（ＲＯＭ）
、入出力装置（Ｉ１０装置）等は共通システムとして制
御され、ＣＰＵ／ 、 ＣＰＵ２と共通システムとの間
のバスを共有する構成となっている。このようにバスが
共有されるためＣＰＵ ／とＣＰＵ、２が同時にイイ・
−プル状態となるとデータの混在、およびＣＰＵの暴走
を生ずるおそれがある。
、入出力装置（Ｉ１０装置）等は共通システムとして制
御され、ＣＰＵ／ 、 ＣＰＵ２と共通システムとの間
のバスを共有する構成となっている。このようにバスが
共有されるためＣＰＵ ／とＣＰＵ、２が同時にイイ・
−プル状態となるとデータの混在、およびＣＰＵの暴走
を生ずるおそれがある。
従来、このような整置を防止するためＣＰＵ ／とＣＰ
Ｕ２が同時にイネーブル状態となることを防止するため
ＣＰＵ／とＣＰＵ、２が相互にバス要求信号を入力し、
いずれか一方のＣＰＵの処理動作を停止し、共有バスを
相互にあけ渡す方式が提案されていた。
Ｕ２が同時にイネーブル状態となることを防止するため
ＣＰＵ／とＣＰＵ、２が相互にバス要求信号を入力し、
いずれか一方のＣＰＵの処理動作を停止し、共有バスを
相互にあけ渡す方式が提案されていた。
この方式の場合においてはバス要求信号をインアクチイ
ブにし、次にリセット信号、割込信号等によってＣＰＵ
を再びイネーブル状態にしていた。しかし、このように
バス要求信号によってＣＰＵ／ 。
ブにし、次にリセット信号、割込信号等によってＣＰＵ
を再びイネーブル状態にしていた。しかし、このように
バス要求信号によってＣＰＵ／ 。
ＣＰＵ、２を相互に処理動作を停止させる方式であると
プログラムの進行を中断し、最初からプログラム処理を
やり直していたため効率が悪く処理時間が長くなるとい
う欠点が有った。
プログラムの進行を中断し、最初からプログラム処理を
やり直していたため効率が悪く処理時間が長くなるとい
う欠点が有った。
発明の開示
本発明は、上述の欠点を解消するために提案されたもの
で、複数のＣＰＵが同時にイネ−プル状態となることを
防止し、プログラムの進行を単に停止するだけで最初か
らプログラム処理をやり直す必要がなく処理時間を短縮
し、データの混在、ＣＰＵの暴走を防ＩＥできるコンピ
ュータの共有バス制御装置を提供することを目的とする
。
で、複数のＣＰＵが同時にイネ−プル状態となることを
防止し、プログラムの進行を単に停止するだけで最初か
らプログラム処理をやり直す必要がなく処理時間を短縮
し、データの混在、ＣＰＵの暴走を防ＩＥできるコンピ
ュータの共有バス制御装置を提供することを目的とする
。
本発明は、複数のＣＰＵ相互をウェイト信号を用℃・て
所定のＣＰＵをディスイイ・−プル状態として同時に全
ＣＰＵがイネーブル状態となることを防止し、共有バス
を相互に明は渡すことによりデータの混在、ＣＰＵの暴
走を防止するものである。
所定のＣＰＵをディスイイ・−プル状態として同時に全
ＣＰＵがイネーブル状態となることを防止し、共有バス
を相互に明は渡すことによりデータの混在、ＣＰＵの暴
走を防止するものである。
本発明は、以上説明したようにウェイト信号によって複
数のＣＰＵが同時にイイ・−プル状態となることを防止
するためプログラムの処理が単に中断するだけでプログ
ラム処理を最初からやり直す必要がなく処理時間が短縮
される。また複数のＣＰＵが同時にイネーブル状態とな
ることが防止されるため、データの混在、ＣＰＵの暴走
も防止されるという効果を奏する。
数のＣＰＵが同時にイイ・−プル状態となることを防止
するためプログラムの処理が単に中断するだけでプログ
ラム処理を最初からやり直す必要がなく処理時間が短縮
される。また複数のＣＰＵが同時にイネーブル状態とな
ることが防止されるため、データの混在、ＣＰＵの暴走
も防止されるという効果を奏する。
発明を実施するための最良の形態
以下、本発明を図面を参照してその実施例に基づき説明
する。第７図は、本発明の第／の実施例の構成図である
。この実施例は、ＣＰＵ ／とＣＰＵ、２とが相互に対
等な関係にある相互ウェイト方式のコンピュータに適用
される。ＣＰＵ ／のアドレス出力端子群はアドレスバ
ス／によってデコーダスの入力端子群に接続され、Ｙ、
出力端子はバスバッファ３のＧ／端子およびＣＰＵ２の
ＷＡＩＴ端子に接続される。パスバッファ３とＣＰＵ
／はデータバス久によって接続される。一方、ＣＰＵ２
のアドレス出力端子群はアドレスバス左によってデコー
ダ乙の入力端子群に接続される。デコーダろのＹ２出力
端子はパスバッファ７のＧ２端子およびＣＰＵ ／のＷ
Ａ Ｉ Ｔ端子に接続される。パスバッファ７とＣＰＵ
スとはデータバスｇによって接続される。パスバッファ
３とパスバッファ７と図示されな℃・共通システムとは
共有バヌ９とによって接続される。共通システムはメモ
リ、Ｉ１０装置等により構成される。
する。第７図は、本発明の第／の実施例の構成図である
。この実施例は、ＣＰＵ ／とＣＰＵ、２とが相互に対
等な関係にある相互ウェイト方式のコンピュータに適用
される。ＣＰＵ ／のアドレス出力端子群はアドレスバ
ス／によってデコーダスの入力端子群に接続され、Ｙ、
出力端子はバスバッファ３のＧ／端子およびＣＰＵ２の
ＷＡＩＴ端子に接続される。パスバッファ３とＣＰＵ
／はデータバス久によって接続される。一方、ＣＰＵ２
のアドレス出力端子群はアドレスバス左によってデコー
ダ乙の入力端子群に接続される。デコーダろのＹ２出力
端子はパスバッファ７のＧ２端子およびＣＰＵ ／のＷ
Ａ Ｉ Ｔ端子に接続される。パスバッファ７とＣＰＵ
スとはデータバスｇによって接続される。パスバッファ
３とパスバッファ７と図示されな℃・共通システムとは
共有バヌ９とによって接続される。共通システムはメモ
リ、Ｉ１０装置等により構成される。
次に動作について説明する。
ＣＰＵ ／で共有バヌワを使用するルーチンに入ったも
のとする。ＣＰＵ ／のアドレス出力端子群からアドレ
ス信号Ｓｌが出力されデコーダΩに入力される。
のとする。ＣＰＵ ／のアドレス出力端子群からアドレ
ス信号Ｓｌが出力されデコーダΩに入力される。
このアドレス信号Ｓ、によってデコーダスからアドレス
デコードパルス信号Ｓ２が出力され、この信号Ｓ２はパ
スバッファ３とＣＰＵ２のＷＡＩＴ端子に入力される。
デコードパルス信号Ｓ２が出力され、この信号Ｓ２はパ
スバッファ３とＣＰＵ２のＷＡＩＴ端子に入力される。
このためパスバッファ３は導通状態となり、共有バス９
はＣＰＵ／と接続されることになる。
はＣＰＵ／と接続されることになる。
この時点においてＣＰＵ、２が共有バス９を使用するル
ーチンを通っていなければ問題はないが、実際上は何を
ＣＰＵ、２が処理しているかはＣＰＵ／側では不明であ
る。しかし、上述のアドレスデコードパルス信号Ｓ２が
ＣＰＵ、２のＷＡ Ｉ Ｔ端子に入力されるためＣＰＵ
２はウェイトをかけられプログラムの処理は停止される
。しかし、このウェイトはプログラム処理の進行の一時
的中断て・ありウェイトを解除し、ＣＰＵ、２をイネー
ブル状態とするとプログラム処理は再度進行しプログラ
ム進行を最初からやり直す必要はないため処理時間が短
縮される。またＣＰＵ／とＣＰＵ２が同時にイネーブル
状態とならないためデータの混在、ＣＰＵの暴走が防止
される。
ーチンを通っていなければ問題はないが、実際上は何を
ＣＰＵ、２が処理しているかはＣＰＵ／側では不明であ
る。しかし、上述のアドレスデコードパルス信号Ｓ２が
ＣＰＵ、２のＷＡ Ｉ Ｔ端子に入力されるためＣＰＵ
２はウェイトをかけられプログラムの処理は停止される
。しかし、このウェイトはプログラム処理の進行の一時
的中断て・ありウェイトを解除し、ＣＰＵ、２をイネー
ブル状態とするとプログラム処理は再度進行しプログラ
ム進行を最初からやり直す必要はないため処理時間が短
縮される。またＣＰＵ／とＣＰＵ２が同時にイネーブル
状態とならないためデータの混在、ＣＰＵの暴走が防止
される。
上述の説明とは逆にＣＰＵ ／にウェイトをかける場合
も全く同様の動作を行う。第λ図箋゛は、上述の実施例
が文字放送受信用のテレビジョン受像機に適用された構
成図である。ＣＰＵ／は、受信処理しあらかじめ内蔵さ
れている読出し専用メモリ（ＲＯＭ） とデータを比
較し、誤りビット数を算出し、測定開始の発光ダイオー
ド（ＬＥＤ ） を点灯する。一方、ＣＰＩＪ２は、
ＣＰＵ ／で算出した誤りビット数を用い誤り率を計算
し結果をプリントし、測定終了なのでＬＥＤを消灯する
。
も全く同様の動作を行う。第λ図箋゛は、上述の実施例
が文字放送受信用のテレビジョン受像機に適用された構
成図である。ＣＰＵ／は、受信処理しあらかじめ内蔵さ
れている読出し専用メモリ（ＲＯＭ） とデータを比
較し、誤りビット数を算出し、測定開始の発光ダイオー
ド（ＬＥＤ ） を点灯する。一方、ＣＰＩＪ２は、
ＣＰＵ ／で算出した誤りビット数を用い誤り率を計算
し結果をプリントし、測定終了なのでＬＥＤを消灯する
。
次に、本発明の第Ωの実施例について第３図を参照して
説明する。この実施例は、ＣＰＵ／ ＡとＣＰＵ２ Ａ
とが互いに対等ではな（ＣＰＵ／ ＡがＣＰＵ２Ａに対
して優先的に処理が行なわれるシステムに適用されるも
のである。ＣＰＵ／ Ａのアドレス出力端子群はアドレ
スバス／によってデコーダユに接続される。このデコー
ダコのＹ１出力端子はバスバッファ３０Ｇ／入力端子、
ゲート１０のｔ１入力端子およびインバータ／／を介し
てゲート／２のｔ３入力端子に接続される。一方、ＣＰ
Ｕ２ Ａのアドレス出力端子群は、デコーダ乙にアドレ
スバスＳによって接続される。このデコーダ乙の出力端
子はゲート１０のｔ２入力端子およびゲート／２のｔ４
入力端子に接続される。ゲート１０の出力端子はＣＰＵ
２ ＡのＷＡＩＴ端子に接続される。ゲート／２の出力
端子はパスバッファ７のＧ、２入力端子に接続される。
説明する。この実施例は、ＣＰＵ／ ＡとＣＰＵ２ Ａ
とが互いに対等ではな（ＣＰＵ／ ＡがＣＰＵ２Ａに対
して優先的に処理が行なわれるシステムに適用されるも
のである。ＣＰＵ／ Ａのアドレス出力端子群はアドレ
スバス／によってデコーダユに接続される。このデコー
ダコのＹ１出力端子はバスバッファ３０Ｇ／入力端子、
ゲート１０のｔ１入力端子およびインバータ／／を介し
てゲート／２のｔ３入力端子に接続される。一方、ＣＰ
Ｕ２ Ａのアドレス出力端子群は、デコーダ乙にアドレ
スバスＳによって接続される。このデコーダ乙の出力端
子はゲート１０のｔ２入力端子およびゲート／２のｔ４
入力端子に接続される。ゲート１０の出力端子はＣＰＵ
２ ＡのＷＡＩＴ端子に接続される。ゲート／２の出力
端子はパスバッファ７のＧ、２入力端子に接続される。
図示されなし・共通システムとパスバッファ３と７とは
共有バス９によって接続される。
共有バス９によって接続される。
バスバッファ３とＣＰｔＪ／ Ａはデータパスタ、パス
バッファ７はＣＰＵ、２ Ａとデータバスｇによって接
続される。
バッファ７はＣＰＵ、２ Ａとデータバスｇによって接
続される。
次に動作について説明する。
ＣＰＵ／ Ａ 、 ＣＰＵ６２Ａ共に共有バス９を使用
しないルーチンのときは、デコーダ３．７のＹ１出力端
子、Ｙ２出力端子からの出力信号Ｓ２．Ｓ３は共に）１
イレベルとなる。このためゲート１０のｔ１入力端子に
はハイレベル、ｔ２入力端子にはノｈイレベルの信号が
入力される。この結果ゲート１０の出力端子からはハイ
レベルの信号が出力されＣＰＵ２ ＡのＷＡＩＴ端子に
ハイレベルの信号が入力される。一方ゲート／２のｔ３
入力端子には、インバータによって反転されたローレベ
ルの信号が人力される。ゲート／２のｔ、入力端子には
ハイレベルの信号Ｓ３が入力される。このためゲート／
２の出力端子からはハイレベルの信号が出力されパスバ
ッファの０２入力端子にはハイレベルの信号が入力され
る。パスバッファ３のＧ／入力端子にもハイレベルの信
号Ｓ２が入力されるためパスバッファ３．７は共に遮断
状態となり、共有バヌワは使用されない。 。
しないルーチンのときは、デコーダ３．７のＹ１出力端
子、Ｙ２出力端子からの出力信号Ｓ２．Ｓ３は共に）１
イレベルとなる。このためゲート１０のｔ１入力端子に
はハイレベル、ｔ２入力端子にはノｈイレベルの信号が
入力される。この結果ゲート１０の出力端子からはハイ
レベルの信号が出力されＣＰＵ２ ＡのＷＡＩＴ端子に
ハイレベルの信号が入力される。一方ゲート／２のｔ３
入力端子には、インバータによって反転されたローレベ
ルの信号が人力される。ゲート／２のｔ、入力端子には
ハイレベルの信号Ｓ３が入力される。このためゲート／
２の出力端子からはハイレベルの信号が出力されパスバ
ッファの０２入力端子にはハイレベルの信号が入力され
る。パスバッファ３のＧ／入力端子にもハイレベルの信
号Ｓ２が入力されるためパスバッファ３．７は共に遮断
状態となり、共有バヌワは使用されない。 。
次に、ＣＰＵ２ Ａが共有バス７を使用する処理ルーチ
ンに入った場合につし・て説明する。
ンに入った場合につし・て説明する。
このときデコーダ乙のＹ２出力端子から出力される信号
Ｓ、がローレベルとなる。ＣＰＩＪ／Ａは、共有パスタ
を使用する処理ルーチンに入っていないのでデコーダλ
のＹ、出力端子から出力される信号Ｓ２はハイレベルと
なる。このためゲート１０のｔ１入力端子にはハイレベ
ル、ｔ２入力端子にはローレベルの信号Ｓ３が入力され
、その出力端子からはハイレベルの信号力出力される。
Ｓ、がローレベルとなる。ＣＰＩＪ／Ａは、共有パスタ
を使用する処理ルーチンに入っていないのでデコーダλ
のＹ、出力端子から出力される信号Ｓ２はハイレベルと
なる。このためゲート１０のｔ１入力端子にはハイレベ
ル、ｔ２入力端子にはローレベルの信号Ｓ３が入力され
、その出力端子からはハイレベルの信号力出力される。
このハイレベルの信号はＣＰＵ、２ ＡのＷＡＩＴ端子
にハイレベルで入力される。一方、ゲート／２のｔ３入
力端子には口〜レベルの（ｉ 号、ｔ、入力端子にはロ
ーレベルの信号Ｓ３が入力されその出力端子からはロー
レベルの信号が出力され、パスバッファ７のＧΩ入力端
子に入力される。一方、パスバッファ３のＧ／入力端子
にはハイレベルの信号Ｓ２が入力されるため、パスバッ
ファ７のみが導通状態となり、共有バス７とＣＰＵ２Ａ
とが接続されるが、ＷＡＩＴ端子にハイレベルの信号が
入力されるのでＣＰＵ２ Ａ Ｋ、ウェイトはかかわら
ずプログラムは進行を続行する。次に、このときＣＰＵ
／Ａが共有パスタを使用する処理ルーチンに入るとデコ
ーダユのＹ１出力端子からローレベルの信号Ｓ２が出力
され、バスバッファ３０Ｇ／入力端子に入力され、パス
バッファ３は導通状態となる。ゲート１０の霜入力端子
にはローレベル上２入力端子にはローレベルの信号Ｓ３
が入力されその出力端子からはローレベルの信号が出力
され、ＣＰＵ２ ＡのＷＡＩＴ端子に入力されＣＰＵ２
Ａにウェイトがかかりプログラムの進行は停止する。
にハイレベルで入力される。一方、ゲート／２のｔ３入
力端子には口〜レベルの（ｉ 号、ｔ、入力端子にはロ
ーレベルの信号Ｓ３が入力されその出力端子からはロー
レベルの信号が出力され、パスバッファ７のＧΩ入力端
子に入力される。一方、パスバッファ３のＧ／入力端子
にはハイレベルの信号Ｓ２が入力されるため、パスバッ
ファ７のみが導通状態となり、共有バス７とＣＰＵ２Ａ
とが接続されるが、ＷＡＩＴ端子にハイレベルの信号が
入力されるのでＣＰＵ２ Ａ Ｋ、ウェイトはかかわら
ずプログラムは進行を続行する。次に、このときＣＰＵ
／Ａが共有パスタを使用する処理ルーチンに入るとデコ
ーダユのＹ１出力端子からローレベルの信号Ｓ２が出力
され、バスバッファ３０Ｇ／入力端子に入力され、パス
バッファ３は導通状態となる。ゲート１０の霜入力端子
にはローレベル上２入力端子にはローレベルの信号Ｓ３
が入力されその出力端子からはローレベルの信号が出力
され、ＣＰＵ２ ＡのＷＡＩＴ端子に入力されＣＰＵ２
Ａにウェイトがかかりプログラムの進行は停止する。
一方、ゲート／２のｔ３入力端子には、ローレベルの信
号Ｓ２が反転されてハイレベルの信号が入力される。
号Ｓ２が反転されてハイレベルの信号が入力される。
ｔ４入力端子にはＹ２出力端子からのローレベルの信Ｇ
２入力端子に入力されパスバッファ７は遮断状態となる
。このためＣＰＵλＡと共有バス７との接続は遮断され
る。この状態は、ＣＰＵ／ Ａが共有パスタを必要とし
ない処理ルーチンに入り、デコーダコのＹ１出力端子か
ら出力される信号Ｓ２ハイレベルとなるまで続く。
２入力端子に入力されパスバッファ７は遮断状態となる
。このためＣＰＵλＡと共有バス７との接続は遮断され
る。この状態は、ＣＰＵ／ Ａが共有パスタを必要とし
ない処理ルーチンに入り、デコーダコのＹ１出力端子か
ら出力される信号Ｓ２ハイレベルとなるまで続く。
次に、ＣＰＵ／ Ａ 、 ２に共に共有バス９を使用し
ない状態から先にＣＰＵ／Ａが共有バスタを使用する処
理ルーチンに入ったときについて説明する。
ない状態から先にＣＰＵ／Ａが共有バスタを使用する処
理ルーチンに入ったときについて説明する。
デコーダユのＹ、出力端子からローレベルの信号Ｓ２が
出力され、Ｇ／入力端子に入力されパスバッファ３が導
通状態となる。このときＣＰＵ２Ａが共有バス９を使用
しない処理ルーチンであればデコーダ乙のＹ２出力端子
からはハイレベルの信号Ｓ３が出力される。ゲート１０
のｔ、入力端子にはローレベル、ｔ２入力端子にはハイ
レベルの信号が入力され、その出力端子からはハイレベ
ルの信号が出力され、ＷＡ Ｉ Ｔ端子に入力されるた
めＣＰＵ２Ａにはウェイトはかからない。ゲート／２の
ｔ３入力端子には反転してハイレベルとなった信号、ｔ
４入力端子にはローレベルの信号Ｓ、がそれぞれ入力さ
れ、その出力端子からはハイレベルの信号が出力される
。このハイレベルの信号はパスバッファ７のＧ、２入力
端子に入力されるためパスバッファ７は遮断状態のまま
で、共有バス９とは接続はされない。
出力され、Ｇ／入力端子に入力されパスバッファ３が導
通状態となる。このときＣＰＵ２Ａが共有バス９を使用
しない処理ルーチンであればデコーダ乙のＹ２出力端子
からはハイレベルの信号Ｓ３が出力される。ゲート１０
のｔ、入力端子にはローレベル、ｔ２入力端子にはハイ
レベルの信号が入力され、その出力端子からはハイレベ
ルの信号が出力され、ＷＡ Ｉ Ｔ端子に入力されるた
めＣＰＵ２Ａにはウェイトはかからない。ゲート／２の
ｔ３入力端子には反転してハイレベルとなった信号、ｔ
４入力端子にはローレベルの信号Ｓ、がそれぞれ入力さ
れ、その出力端子からはハイレベルの信号が出力される
。このハイレベルの信号はパスバッファ７のＧ、２入力
端子に入力されるためパスバッファ７は遮断状態のまま
で、共有バス９とは接続はされない。
次にとのＣＰＵ／Ａが共有バス９を使用している状態で
ＣＰＵ、２ Ａが共有バスを使用する処理ル−チンに入
るとデコーダ乙のＹ２出力端子から出力される信号Ｓ３
がローレベルとなる。ゲート１０のｔ、入力端子にはロ
ーレベルの信号Ｓ２．ｔ２入力端子にはローレベルの信
号Ｓ３が入力され、その出力端子からはローレベルの信
号が出力され、ＷＡＩＴ端子に入力され、ＣＰＵ、２
Ａにウェイトがかかる。ゲート／２のｔ３入力端子には
インバータ／／で反転されたハイレベルの信号が入力さ
れ、ｔ４入力端子にはローレベルの信号Ｓ３が入力され
その出力端子からはハイレベルの信号が出力され、０２
入力端子に入力されパスバッファ７は遮断状態のままで
ある。
ＣＰＵ、２ Ａが共有バスを使用する処理ル−チンに入
るとデコーダ乙のＹ２出力端子から出力される信号Ｓ３
がローレベルとなる。ゲート１０のｔ、入力端子にはロ
ーレベルの信号Ｓ２．ｔ２入力端子にはローレベルの信
号Ｓ３が入力され、その出力端子からはローレベルの信
号が出力され、ＷＡＩＴ端子に入力され、ＣＰＵ、２
Ａにウェイトがかかる。ゲート／２のｔ３入力端子には
インバータ／／で反転されたハイレベルの信号が入力さ
れ、ｔ４入力端子にはローレベルの信号Ｓ３が入力され
その出力端子からはハイレベルの信号が出力され、０２
入力端子に入力されパスバッファ７は遮断状態のままで
ある。
この状態は、ＣＰＵ／ Ａが共有バス９を使用しない処
理ルーチンに入り、ＣＰＵ２ ＡのＷＡ Ｉ Ｔ端子へ
の入力信号がハイレベルになるまで続く。上述の第１図
と第３図の実施例ではＣＰＵがａつの場合について説明
したが３以上の場合にも適用できることプログラム処理
が優先し進行が停止されることはなく ＣＰＵ、２ Ａ
はＣＰＵ／Ａが共有バス９を使用しないときのみ共有バ
スタをアクセスすることができる。
理ルーチンに入り、ＣＰＵ２ ＡのＷＡ Ｉ Ｔ端子へ
の入力信号がハイレベルになるまで続く。上述の第１図
と第３図の実施例ではＣＰＵがａつの場合について説明
したが３以上の場合にも適用できることプログラム処理
が優先し進行が停止されることはなく ＣＰＵ、２ Ａ
はＣＰＵ／Ａが共有バス９を使用しないときのみ共有バ
スタをアクセスすることができる。
第１図は本発明の第１ｒ７ｙ実施針つ構成図、＝１．、
、．２−図は第１図の実施例が文字放送受信用のテレビ
ジョン受像機に適用された構成図、第３図は本発明の第
コの実施例の構成図である。 ＣＰＵ／、／Ａ、、２．．２Ａ・・・・・・中央処理装
置。 ／、り・・・・・・・・・・・・アドレスバス。 ユ、乙・・・・・・・・・・・・デコーダ。 ３．７・・・・・・・・・・・・パスバッファ。 グ１ｇ・・・・・・・・・・・・データバス。 タ ・・・・・・・・・・・・共有バス。 １０、／２・・・・・・ゲート。 ／／・・・・・・・・・・・・・・・インバータ。 特許出願人 新日本電気株式会社
、．２−図は第１図の実施例が文字放送受信用のテレビ
ジョン受像機に適用された構成図、第３図は本発明の第
コの実施例の構成図である。 ＣＰＵ／、／Ａ、、２．．２Ａ・・・・・・中央処理装
置。 ／、り・・・・・・・・・・・・アドレスバス。 ユ、乙・・・・・・・・・・・・デコーダ。 ３．７・・・・・・・・・・・・パスバッファ。 グ１ｇ・・・・・・・・・・・・データバス。 タ ・・・・・・・・・・・・共有バス。 １０、／２・・・・・・ゲート。 ／／・・・・・・・・・・・・・・・インバータ。 特許出願人 新日本電気株式会社
Claims (1)
- 複数の中央処理装置を有し、共通なシステムを制御する
ためのに該複数の中央処理装置によって共有した共有バ
スを有するコンピュータにおいて、該複数の中央処理装
置が同時にイネーブル状態となることを防止するために
、該中央処理装置と前記共有バスとの間を遮断または導
通ずるスイッチング手段と、該中央処理装置の処理動作
を一時的に停止させるウェイト信号を該中央処理装置に
出力し、同時に前記スイッチング手段を前記共有バスと
該中央処理装置のいずれか一つとを接続するように制御
する信号を発生する信号制御装置とを備えたことを特徴
とするコンピュータの共合バス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095047A JPS59220821A (ja) | 1983-05-31 | 1983-05-31 | コンピユ−タの共有バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095047A JPS59220821A (ja) | 1983-05-31 | 1983-05-31 | コンピユ−タの共有バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220821A true JPS59220821A (ja) | 1984-12-12 |
Family
ID=14127147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095047A Pending JPS59220821A (ja) | 1983-05-31 | 1983-05-31 | コンピユ−タの共有バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220821A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141065A (ja) * | 1984-12-14 | 1986-06-28 | Mitsubishi Electric Corp | 画像表示信号発生装置 |
| JPS61208160A (ja) * | 1985-03-12 | 1986-09-16 | Jeol Ltd | コモン・バスによるデユアル・プロセツサ・システム |
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