JPS602705B2 - オプシヨン接続方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、演算オプションの数に関係なく、ピジーバ
スおよびエラーバスを１本化して、演算オプションと中
央処理菱贋（以下、ＣＰＵと云う）との間のィンタフェ
ィスの簡略化ならびに演算オプションを容易に接続でき
るようにしたオプション接続方式に関する。

電子計算機においては、標準のシステムをさらに性能向
上させるために、演算オプションを付加できるようにす
ることが多い。

この演算オブションとしては、たとえば、浮動小数点演
算装置、事務用命令処理装置、配列演算装置などがあげ
られる。これらの演算オプションは一般には、専用のハ
ードウェアで構成されており、高速演算を行なうことが
できるようになっている。また、これらの演算オプショ
ンはＣＰＵとあらかじめ定められたィンタフェイスにて
接続されているが、この演算オプションを接続するため
のィンタフェィスは一般的には複雑なものになりがちで
ある。第１図はＣＰＵに演算オプションや各種機器が接
続された従釆の情報処理装置のシステムの全体を示すブ
ロック図である。

この第１図における１は主記憶装置、２はＣＰＵ、３，
４はそれぞれ演算オプションである。主記憶装橿１とＣ
ＰＵ２間にはダイレクトメモリアクセスインタフエイス
５（以下、ＯＭＡインタフェィスと云う）が接続されて
おり、主記憶装置１とＣＰＵ２間にこのＤＭＡィンタフ
ェィス５を介してデータの授受を行なうようになつてい
る。同様にして、このＤＭＡィンタフェイス５を介して
演算オプション３，４は主記憶装置１およびＣＰＵ２と
の間にデータの授受を行なうようになっている。

ＤＭＡィンタフェィス５にはＤＭＡ接続機器６。〜６ｍ
を介して高速入出力装置７。〜７ｍが接続されている。
また、ＣＰＵＩと演算オプション３，４内には演算オプ
ション接続ィンタフェィス８が接続されており、ＣＰＵ
２には低速入出力菱瞳ｇｏ〜９ｍが入出力バス１０を介
して薮銃されている。上記からも明らかなように、演算
オプション３，４は演算オプション接続ィンタフェィス
８とＤＭＡィンタフェィス５に接続されて、主記憶装置
１に対して能動的にアクセスすることもできる。

第２図はＣＰＵ２側から見た演算オプション３，４の動
作のフローチャートであり、この第２図により演算オプ
ション３，４の動作について説明する。まず、ステップ
Ａにおいて動作が開始し、ＣＰＵ２側から演算オプショ
ン接続ィンタフェィス８を介して命令コードを演算オプ
ション３，４側に転送すると同時にタイミング信号も転
送する。演算オプション３，４側では、このタイミング
信号でＣＰＵ２から転送された命令コードにより自己が
処理すべきかどうかを判断し、この命令コードが自分で
処理すべきである場合には、ビジー信号を発生する。こ
のピジー信号は演算オプション内処理が完了するまで保
持されている。ＣＰＵ２は上述のビジー信号が「１」に
なっているか杏か（ピジー信号が発生しているか杏か）
をステップＢでチェックする。そのチェックの結果、ビ
ジ−信号が「１１になっていなければ、イリーガル命令
割込処理またはＣＰＵ２でシュミレート処理を行なう。
また、ビジ−信号が「１」になっていれば、上記命令コ
ードに対応する演算オプションが存在することを認識し
、その次にステップＣにおいて該当演算オプション内で
診断エラーが発生しているか否かをチェックする。この
チェックの結果、エラーが発生していれば、割込処理ル
ーチンヘジヤンプし、また、エラーが発生していなけれ
ば、ステップ０において、必要なパラメータを演算オプ
ション綾続ィンタフェィス８を通してＣＰＵ２から該当
演算オプションに転送し、この該当演算オプションに動
作の起動をかける。

その後、ステップＥに移行し、ビジー信号が切れるまで
ＣＰＵ２は待機し、ビジー信号が切れれば、上記命令コ
ードーこよる一連の処理を終了する。このように、ＣＰ
Ｕ２は演算オプション３，４ごとのビジー信号、エラー
信号をチェックする必要があり、演算オプションの数に
より、演算オプション接続ィンタフェイス８の数をふや
す必要がある。

第３図はこの状態を示すものであり、各演算オプション
３，４ごとに、フリップフロップ回路３Ａ，４Ａ（以下
、ＦＦと略称する）が設けられており、各演算オプショ
ン３，４ごとに上述の診断エラーの有無をチェックし、
診断エラーが発生していれば、このＦＦ３Ａあるいは４
Ａをセットするようにしている。各ＦＦ３Ａ，４Ａの出
力機には、それぞれエラーバス３Ｂ，４Ｂを介して上述
のＣＰＵ２に接続されているとともに、ＣＰＵ２と演算
オプション３，４間にはそれぞれビジーバス３Ｃ，４Ｃ
が接続されている。

これらのエラーバス３Ｂ，４Ｂ、ピジーバス３Ｃ，４Ｃ
は第１図における演算オプション接続ィンタフェィス８
に含まれるものである。このように、各演算オプション
３，４ごとにエラーバス３Ｂ，４Ｂ、ビジ−バス３Ｃ，
４Ｃを設けなければならず、したがって、上述のように
演算オプション接続ィンタフェイス８のライン数をふや
す必要が生じるものである。これにともない演算オプシ
ョンの袋統も複雑になるとともに、ＣＰＵ２内の回路構
成も複雑になる欠点が生じる。この発明は、上記従釆の
欠点を除去するためになされたもので、演算オプション
接続ィンタフェィスのライン数の減少、演算オプション
の接続の容易化、それにともなう回路実装上の簡便化を
期することのできるオプション接続方式を提供すること
を目的とする。

以下、この発明のオプション接続方式の実施例について
図面に基づき説明する。

第４図はその一実施例を示す回路図である。この第４図
において１１，１２はそれぞれ演算オプションを示す。
演算オプション１１，１２はＣＰＵ（図示せず）にデー
タライン１３を介して接続され、このデータライン１３
を通してＣＰＵとデータの授受を行なうものである。各
演算オプション１１，１２内にはデコーダ１１Ａ，１２
Ａが設けられている。

デコーダ１１Ａ，１２Ａはそれぞれ上記データライン１
３に接続され、ＣＰＵから転送される命令コードが演算
オプション１１あるいは１２が自分で処理すべきかどう
かを判断してコード化するものである。これらのデコー
ダ１１Ａ，１２Ａの出力機はＦＦＩＩＢ，１２Ｂのセッ
ト入力端Ｓに接続されている。ＦＦＩＩＢ，１２Ｂはそ
れぞれ演算オプション１１，１２ごとに設けられている
ものであり、デコーダ１１Ａ，１２Ａからの出力がカセ
ット入力端Ｓに転送されると、セットされて、その出力
端Ｑにピジー信号を出力するようになっている。演算オ
プション１１，１２にはそれぞれ上記ＦＦＩＩＢ，１２
８のほかに、ＦＦＩＩＣ，１２Ｃも設けられており、Ｆ
ＦＩＩＣ，１２Ｃはそれぞれ演算オプション１１，１２
が自己の診断エラーの有無をチェックし、そのチェック
の結果、診断エラーがある場合にセットされるようにな
っている。ＦＦＩＩＣ，１２Ｃがセットされると、その
出力端Ｑにはエラー信号を発生するようになっている。
また、１１Ｄ，１２Ｄ，１１８，１２８はそれぞれオー
プンコレクタ形式のナンド回路でもよいが、ここでは、
インバータ１１Ｄ，１２Ｄ、ナンド回路１１Ｅ，１２Ｅ
が作用されているものとして説明する。

これらのインバータ１１Ｄ，１２Ｄはそれぞれ演算オプ
ション１１，１２ごとに設けられており、同様にして、
ナンド回路１１Ｅ，１２６も演算オプション１ １，１
２ごとに設けられている。演算オプション１１において
、上記ＦＦＩＩＢの出力端はインバータ１１Ｄを介して
ビジーバス１３に接続されているとともに、ナンド回路
１１Ｅの第１の入力端に接続されている。このナンド回
路１１Ｅの第２の入力端にはＦＦＩＩＣの出力端Ｑが接
続されており、このナンド回路ｌＩＥの出力端はエラー
バス１５に接続されている。全く同様にして、演算オプ
ション１２内においても、ＦＦ１２Ｂの出力端Ｑはイン
バータ１２Ｄを介してビジーバス１４に接続されている
とともに、ナンド回路１２８の第１の入力端に接続され
ている。

ナンド回路１２の第２の入力端にはＦＦ１２Ｃの出力端
Ｑが接続されており、このナンド回路１２Ｅの出力端は
エラーバス１５に接続されている。上記からも明らかな
ように、ビジーバス１４には、演算オプション１１のィ
ンバータ１１Ｄの出力端と演算オプション１２のインバ
ータ１２Ｄの出力端とが共通に接続されている。

つまり、インバ−夕１１Ｄ，１２０の出力端はビジーバ
ス１４に対してワイヤドオアとなっている。同様にして
、演算オプション１１のナンド回路１１Ｅの出力端と演
算オプション１２のナンド回路１２８の出力端とがエラ
ーバス１５と共通になっており、両ナンド回路１２Ｄ，
１２Ｅの出力機はヱラーバス１５に対してワイヤドオア
となっている。このようにすることにより、演算オプシ
ョン１１，１２に対して、ビジーバス１４、ェフーバス
１５はともに共通とすることができ、それぞれ１本のみ
が設けられている。このビジーバス１４、ェフ−バス１
５はともにＣＰＵと演算オプション１ １，１２間を接
続する演算オプション接続ィンタフェィスの１構成要素
をなすものである。なお各演算オプション１１，１２に
おいて、デコーダ１１Ａ，１２Ａの出力端と、ＦＦＩＩ
Ｂ，１２Ｂのセット入力端Ｓとの間にゲート１１Ｆ，１
２Ｆが設けられており、デコーダ１１Ａ，１２Ａの出力
に関係なく、ＣＰＵに接続される機器の方で判断し、そ
の機器の動作の関係で演算オプション１１あるいは１２
からビジー信号を出す必要があるときに、このゲート１
１Ｆあるいは１２Ｆを開いて、ＦＦＩＩＢあるいは１２
８をセットし、それによってビジーバス１４にピジ一宿
号を転送するようになっている。

しかし、この発明では、このゲート１１Ｆ，１２Ｆのル
ートについては直接関係がないので、以下の説明では記
述しないことにする。次に、以上のように構成されたこ
の発明のオプション接続方式の動作について説明する。

演算オプション１１，１２内のＦＦＩＩＣ，１２Ｃはそ
れぞれ演算オプション１１，１２の非稼動時にセットさ
れるものであり、ＦＦＩＩＣと１２Ｃは同時にあるいは
別個にセットされる。いま、ＣＰＵからデータライン１
３を通して命令コードが転送されると、各演算オプショ
ン１１，１２内のデコーダ１１Ａ，１２Ａに入力される
。デコーダ１１Ａ，１２Ａはそれぞれこの命令コードが
演算オプション１１あるいは１２によるものかどうか、
つまり、自分が処理すべきかどうかを判断する。もし、
この命令コードが演算オプション１１で処理すべきであ
ると判断した場合には、デコーダ１１Ａは命令コードを
デコードして、ＦＦＩＩＢのセット入力端Ｓに転送し、
このＦＦＩＩＢをセットする。これにより、ＦＦＩＩＢ
の出力端Ｑからビジー信号が発生する。このビジー信号
はィンバータ１１０およびナンド回路１１８の第１の入
力端に転送される。ィンバータ１ １Ｄに転送されたビ
ジー信号はそこで反転され、ビジーバス１４に信号がな
くなるが、この状態でビジーバス１４を通してＣＰＵで
は演算オプション１１がビジー状態であることを知る。
また、このとき、演算オプション１１内において診断エ
ラーがあれば、ＦＦＩＩＣがセットされ、その出力端Ｑ
にはエラー信号が発生する。

このエラー信号はナンド回路１１Ｅの第２の入力端に加
えられる。ナンド回路１１８の第１の入力機には、上述
のビジ−信号がＦＦＩ ＩＢの出力端Ｑから転送されて
おり、したがって、ナンド回路１１８の出力端には信号
がなくなり、この状艇臭ではェフーバス１５を通してＣ
ＰＵでは演算オプション１１にエラーがあることを知る
。なお、このとき、演算オプション１２においても、診
断エラーがあって、ＦＦ１２Ｃがセットされていても、
このとき、デコーダ１２ＡからＦＦ１２８に出力されず
、演算オプション１２内においてはビジー信号が発生し
ていないから、エラーバス１５には演算オプション１２
がエラー状態であることを転送しない。

また、上記命令コードが演算オプション１２内のデコー
ダ１２Ａにより、演算オプション１２で処理すべきであ
ると判断された場合には、上記と同様にして、ＦＦ１２
８がセットされて、その出力端Ｑにビジー信号を発生し
、ィンバータ１２Ｄおよびビジーバス１４を通して、演
算オプション１２がビジー状態であることをＣＰＵが知
ることができる。

このように、ビジー用のＦＦＩＩＢ，１２Ｂのうちの単
一のＦＦＩ１８あるいは１２Ｂがセットされ、また、エ
ラー用のＦＦ１１Ｃ，１２Ｃは同時にセットされる場合
もあるが、ナンド回路１１８はＦＦＩＩＢの出力と１１
Ｃの出力とのアンドをとり、ナンド回路１２ＥはＦＦ１
２Ｂの出力とＦＦ１２Ｃの出力とのアンドをとるもので
あるから、ＦＦＩＩＣ，１２Ｃが同時にセットされても
、ビジー信号の発生している例の演算オプションにおけ
るエラー信号のみがエラーバス１５にのることになる。

したがって、複数個の演算オプションがＣＰＵに接続さ
れていても、唯一の演算オプションのみが演算オプショ
ン接続インタフェィスのライン、すなわち、ビジーバス
１４あるいはエラーバス１５に信号を出すことになる。
以上のようにこの発明のオプション接続方式によれば、
ＣＰＵに複数個の演算オプションを接続するとともに、
各演算オプションごとにＣＰＵからの命令コードが自分
で処理すべきかどうかを判断して自分で処理すべき場合
にはビジー信号を発生してビジーバスに転送するように
したので「ＣＰＵと複数個の演算オプション間のビジー
バスが１本で済むことになる。また、各演算オプション
で発生するエラー信号とビジー信号とのァンドをとって
エラー信号をＣＰＵに転送するようにしたので、エラー
信号がＣＰＵに転送される場合には１個の演算オプショ
ンのみから出されることになり、ＣＰＵと複数個の演算
オプション間のエラーバスも複数個の演算オプションに
対して共通の１本で済むことになる。したがって、ＣＰ
Ｕと演算オプション間の演算オプション接統ィンタフェ
ィスのライン数を減少することができ、それにともない
ＣＰＵ内の回路構成も簡略化され、ひいては回路実装上
の簡便化を期することができるものである。

【図面の簡単な説明】

第１図は従来の情報処理装置のシステムの全体を示すブ
ロック図、第２図は第１図のシステムにおけるＣＰＵ側
から見た演算オプションの動作を説明するためのフロー
チャート、第３図は第１図のシステムにおける演算オプ
ションとＣＰＵ間に接続される演算オプション接続ィン
タフェィスの一部を示す図、第４図はこの発明のオプシ
ョン接続方式の一実施例を示す回路図である。 １１，１２・…・・演算オプション、１１８，１２Ｂ．
１１Ｃ，１２Ｃ…・・・フリップフロツプ回路、１１○
，１２Ｄ……インバータ、ｌＩＥ，１２Ｅ・・…・ナン
ド回路、１３……データライン、１４・・・…ビジーバ
ス、１５……エフーバス。 第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置に接続された複数個の演算オプシヨン
   と、上記中央処理装置と上記各演算オプシヨン間に共通
   に設けられたビジーバスおよびエラーバスと、上記演算
   オプシヨンごとに設けられ各演算オプシヨン自身のエラ
   ーの有無のチエツクの結果エラーがある場合にセツトさ
   れるフリツプフロツプ回路と、上記各演算オプシヨンご
   とに設けられ上記中央処理装置から上記演算オプシヨン
   に転送される演算オプシヨン動作の指定命令が自己に対
   する命令であるか否かをデコードして自己に対する命令
   であるときビジー信号を発生する第１の手段と、上記各
   演算オプシヨンごとに設けられ上記ビジー信号を上記ビ
   ジーバスに転送するとともにこのビジー信号の発生時に
   上記フリツプフロツプ回路によりエラーがセツトされる
   と上記エラーバスにエラー信号を転送する第２の手段と
   よりなるオプシヨン接続方式。