JPS59211149A - コンペアストツプ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明はデバッグ等において用いられるコンベアストッ
プ方式に係り、特にリアルモードで中央演算処理装置の
主記憶装置をアクセスしているときにロジカルモードで
動作中の中央演算処理装置で進行中のプログラムの特定
のロジカルアドレステコンベアストップさせるコンベア
ストップ方式（＋７）技術の背景 電子計算機等においてプログラムのデバッグ等を行なう
際、特定のアドレスでの記憶内容の良否を調べることは
不可欠の事項である。そのためには、そのアドレスでプ
ログラムの進行を止める手段であるアドレスコンベアが
用いられる。

このような手段もその他のデバッグツールと同様、比較
的簡単に構成されることが望ましい。

しかしながら、最近のように電子計算機システムがロジ
カルモードとリアルモードで構成され、それに伴ってそ
のシステムで用いられるアドレスもロジカルアドレスと
リアルアドレスとが用いられるようになると、上述のよ
うなアドレスコンペアに複雑な手順を用いねばならなく
なるが、モードによってはその機能を実現し得ていない
状況にあり、これを解決しうる技術的手段の開発が要望
されている。

（ハ）従来技術と問題点 従来の電子計算機システムの中央演算処理装置（以下、
ＣＰＵと略称する）がロジカルモードで動作している場
合でも、入出力装置例えばチャネルによるＣ　Ｐ　Ｕの
主記憶装置へのアクセスはリアルモードでアクセスされ
るように構成されている。

このような場合に、チャネルがロジカルモードで動作不
可能な時には、ＣＰＵがロジカルアドレスをリアルアド
レスへ変換してチャネルへ渡す。又、チャネルがロジカ
ルモードで動作可能な時には、チャネル又はＣＰＵでＤ
ＡＴ変換（ロジカル−リアル変換）を行ない、ページ境
界を越えるまで変換したリアルアドレスで主記憶装置を
アクセスする。

従って、従来方式においては、チャネルのロジカルアド
レスでコンベアストップをかけることば又、ＣＰＵがロ
ジカルモードでの動作中にチャネルから主記憶装置への
データ転送の際誤ったデータを転送しても、ＣＰＵがそ
のデータをアクセスするまではコンベアストップをかけ
られないので、そのデータがどこから来たのか不明であ
った。

（ニ）発明の目的 本発明は上述したような従来方式の抱えている技術的課
題に鑑みて創案されたもので、その目的は比較的簡易な
手段でチャネル等のロジカルアドレスでコンベアストッ
プをかけ得る等改善を図ったコンベアストップ方式を擢
供することにある。

（ホ）発明の構成 そして、この目的達成のため、本発明方式はロジカルモ
ードで動作される中央演算処理装置が使用するロジカル
アドレス空間内の所要のロジカルアドレスを入力する入
力手段と、入力されたロジカルアドレスをリアルアドレ
スに変換する手段と。

その変換されたリアルアドレスを一時記憶する複数の第
１の一時記憶手段と、主記憶装置をアクセスするための
リアルアドレスを一時記憶する第２の一時記憶手段と、
−上記第１の一時記憶手段の内容を少なくとも含んで形
成されるリアルアドレスの各々と上記第２の一時記憶手
段のリアルアドレスとを順次に比較する比較手段とを備
え、これら両アドレス間に予め決められた関係が存在す
るときコンベアストップをかけるように構成したもので
ある。

（へ）発明の実施例 以下、添付図面を参照して本発明の詳細な説明する。

添付図面は本発明の一実施例を示す。この図において、
１はコンベアアドレスレジスタ（ＣＰＡＲ）で、このレ
ジスタは例えば、電子計算機システム本体のコンソール
からオペレータにより与えられるロジカルアドレスをセ
ットするためのもので、ページ部ＩＡ及びバイト部ＩＢ
から成る。２はＤＡＴ変換（Ｆ：Ｉシカルーリアル変換
）機構で、入出力装置ロジカルコンベアモードの指定時
、ＬＯＲＤ　　Ｃ０ＮＴＲ０Ｌ命令の変更時、及びＬＯ
ＡＤ　　ＲＥＡＬ　　ＡＤＲＥＳＳ命令の実行時にレジ
スタ１内のページ部ロジカルアドレスをリアルアドレス
に変換するものである。

３０はチャネルロジカルコンベア制御レジスタ（ＣＬＣ
Ｒ）で、上述電子計算機システムがロジカルモードで動
作しているときに生起しうるアドレスコンベア源の最大
数、例えば１６のレジスタＣＬＣＲＯ−ＣＬＣＲＩ　５
から成るもので、本発明の中枢部を構成するものである
。ｃＬｃＲはＤＡＴ変換機構２からのリアルアドレスを
一時記憶するもので、その記憶を示すビットＶが各レジ
スタに設けられている。

４は主記憶装置アドレスレジスタ（ＭＳＡＲ）で、この
レジスタはチャネルからのリアルアドレスを一時記憶す
るもので、ページ部４Ａ及びバイト部４Ｂから成る。５
は主記憶装置で、これはＭＳＡＲ４にセットされたリア
ルアドレスのページ部分及びバイト部分によりアクセス
されるように構成されている。

６．７はいづれも、比較回路で、比較回路６ばＭＳＡＲ
４のページ部４への内容とＣＬ　ＣＲ３の各レジスタの
内容とを順次に比較していくように構成されている。比
較回路７はＭＳＡＲ４のバイト部４Ｂの内容とＣＰＡＰ
Ｉのバイト部ＩＢの内容とを比較するものである。

８はその入力を比較回路６，７の出力へ接続したアンド
ゲートで、該アンドゲートの出力がフリップフロップ回
路９のセット入力へ接続されている。フリップフロップ
回路９のセット出力は図示しないコンベアストップ処理
回路へ接続されている。

次に、上述構成回路の動作を説明する。

チャネルによってアクセスされる主記憶袋Ｗ５のアドレ
スであってデバッグ等に必要とされるチャネルロジカル
アドレスがＣＰＡＰ　Ｉにセントされ、それらのアドレ
スのページ部分は入出力ロジカルコンベアモードの指定
時、ＬＯＲＤ　　Ｃ０ＮＴＲ０Ｌ命令の変更時又はＬＯ
ＲＤ　　ＲＥＡＬＡＤＲＥＳＳ命令の実行時に、ＤＡＴ
変換機構２でリアルアドレスに変換されてＣＬＣＲ３０
内の適宜レジスタにそのビ・ノドＶを１”にしてセ・ツ
トされる。

このような状態において、チャネルから主記憶袋Ｗ５へ
のアクセスが生ぜしめられると、そのアクセスの都度、
ＭＳＡＲ４のページ部４Ａ及び７Ｎ／イト部４Ｂの内容
とＣＬＣＲ３０の内容及びｃｐＡＲＩのバイト部ＩＢの
内容とが比較される。この比較において、ＭＳＡＲ４の
ページ部４Ａの内容とＣＩ、ＣＲ３０内の、ビ・ノド■
が”１”となっているレジスタの内容とが順次に比較さ
れてＬ）＜（なお、ビット■は入出力ロジカＪレコンベ
アモードの指定解除、アドレス変更時、又はシステムク
リアの指示時に＊　Ｏ＋＋にセ・ノドされる）。

これらの比較において、比較回路６．７から出力信号が
出ると、その出力信号によってフリ・ノフ。

フロップ回路９がセットされ、そのセ・ノド信号ムこよ
ってコンベアストップがかけられる。このコンベアスト
ップを生ぜしめたアドレスがデノく・ンク゛等の使用に
供せしめられる。

このように、本発明によれば、チャネルロジカルアドレ
スでコンベアストップをかけることが出来る。それに要
する手段は比較的に簡易である。

又、上述のようなコンベアストップであるから、ＣＰＵ
がロジカルモードで動作中においてチャネルから主記憶
装置へ誤ったデータの転送時に、そのデータの送出元を
知ることが出来る。更には、本発明のコンベアストップ
はそのコンベアストップ要因毎にその発生時に直ちに生
ぜしめられるから、デバッグ等の再現性が良くなる。

上記実施例においては、チャネルロジカルアドレスのバ
イト部がリアル形式にある場合について説明したが、こ
れに限定されるものではないことは云うまでもない。

（ト）発明の効果 以上述べたように、本発明によれば、 ■　ロジカルアドレスによるコンベアストップが可能に
なると同時に、 ■　これを実現する手段も比較的に簡易となるし、 ■　これに加えて、デバッグ等の再現性が向上する等の
効果が得られる。

【図面の簡単な説明】

添付図面は本発明の一実施例を示す図である。 図中、１はコンベアアドレスレジスタ、２番よりＡＴ変
換機構、３０はチャネルロジカルコンベア制御レジスタ
、４は主記憶装置アドレスレジスタ、５は主記憶装置、
６．７は比較回路、８はアンドゲート、９はフリップフ
ロップ回路である。

Claims (1)

【特許請求の範囲】
1. ロジカルモードで動作する中央演算処理装置が使用する
   ロジカルアドレス空間内の所要のロジカルアドレスを入
   力する入力手段と、入力されたロジカルアドレスをリア
   ルアドレスに変換する手段と、その変換されたリアルア
   ドレスを一時記憶する複数の第１の一時記憶手段と、主
   記憶装置をアクセスするためのリアルアドレスを一時記
   憶する第２の一時記憶手段と、上記第１の一時記憶手段
   の内容を少なくとも含んで形成されるリアルアドレスの
   各々と上記第２の一時記憶手段のリアルアドレスとを順
   次に比較する比較手段とを備え、これら両リアルアドレ
   ス間に予め決められた関係が存在するときコンベアスト
   ップをかけることを特徴とするコンベアストップ方式。