JPS5851292B2 - 診断／デバツク計算システム - Google Patents

Description

【発明の詳細な説明】 電子式データ処理システムは、その最初から、その中で
実施される算術演算及び論理演算を監視するための、各
種のエラー検査及び診断用の回路並びに技術を備えてい
た。

これらのエラー検査システムのうちで最もよく知られて
いるのは、パリティ検査回路であり、これは周知のよう
に、固定長のデータに基づいて追加的パリティ・ビット
を発生するものである。

パリティ・ビットによって、この固定長のデータ・ワー
ド中のビット数は常に偶数か奇数のどちらかにされる。

このデータの奇偶性はある処理ステップから次のステッ
プに移るとき新たに形成されて元のものと比較すること
ができる。

従来より精巧なエラー検出能力が要求されるシステムで
は、ハミング・コードを利用した、より精巧な型式のエ
ラー検、出機構が、利用されてきた。

ハミング・コードの使用によって、固定長のワードの間
違っている特定部分を正確に診断することができる。

ハミング・コード技術を利用すると、システム設計者が
新たに追加しようとするデータの量に応じて、エラーを
単一ビット位置まで診断することができる。

パリティ・ビット技術とハミング・コード技術の両方を
使用した場合、「エラー」指示によってわかるのは、単
に、エラーがシステムによって検出されたこと、そして
この時点でエラーの性格及びそれを矯正する手段を決定
するために、ある種の診断ルーチンを開始しなければな
らないということであるにすぎない。

矯正手段の最も簡単な形は、通常の場合「再試行」であ
り、これはエラーが一時的な性格のものであると想定し
て、システムにエラーを含む操作を繰返させるものであ
る。

もし特定のシステムが充分にモジュラ−であり、そして
エラーが非一時的なものであることがわかったならば、
欠陥のあることがわかったモジュルを待機モジュールと
切換えることができる。

非常に信頼性の高いシステムに使用されるもう一つの矯
正手段は、三重モジュラ−冗長性（ＴＭＲ）を含んでい
る。

ＴＭＲシステムでは、システムの重要部分は重複して設
計されている。

つまり、システム中に三つのユニットが含まれ、そして
重要点に位置する多数決回路が、二つの結果のうち少く
とも二つが同一であることを確認するということである
。

一つのユニットが逸脱していることがわかると、エラー
が指示されるが、システムは多数決回路からの多数決出
力を用いて操作を続けることができる。

ＴＭＲシステムでも通常はあるエラーの存在することだ
けが検出され、その特定の原因は検出されない。

現在の大部分の計算機システムでは、エラーが検出され
、適当な信号が送られると、操作員が直接介入して、通
常は特別の診断手順及び診断ハードウェアでシステムの
操作を中断させて、欠陥があるとわかったシステムの部
分を徹底的に診断させなければならない。

一般的に説明すれば、これらの診断ルーチンは、特定の
永続的故障が分離されるまでハードウェアを徹底的にテ
ストするように設計された診断用データ・テスト・パタ
ーンで以て欠陥モジュールを徹底的にテストすることを
含んでいる。

この種の診断手順は、システムの操作を長期間にわたっ
て完全に中断しなければならず、より多くの操作員や技
術者の参加が必要なために、極めて高くつく。

診断分野での最近の発展の１つに、ＬＳＳＤ（Ｌｅｖｅ
ｌ ５ｅｎｓｉｔｉｖｅ ５ｃａｎ ＤｅＳｉｇｎ）と
呼ばれる概念があるが、これは計算機システムの内部に
適当な診断プログラムによって直接アクセスできる特別
のテスト・レジスタを設け、テストパターンがシステム
中を通過するとき、各回路の状態をこのテスト・レジス
タを通して連続的に監視できるようにしたものである。

ＬＳＳＤ概念の詳しい説明については、本明細書の背景
技術の箇所で指摘した最初の三つの米国特許及び後述す
る論文を参照されたい。

電子データ処理システム、特に精巧で複雑な最近のコン
ピュータに関するもう一つの問題領域は、システム・ソ
フトウェア中のデバッグ乃至エラー検出の問題である。

最近のアプローチは、システム・ソフトウェアのエラー
とハードウェアのエラーが非常に密接に関連しているこ
とが多いとの認識に基づいており、特にハードウェアと
システム・ソフトウェアを同時にテ゛バッグすることに
向けられている。

マシンの環境は、仮想メモリ、並行チャネル、正確でな
い（ｉｍｐｒｅｃｉｓｅ ）割込み、パイプライン式マ
シン、割込み可能命令等によってますます複雑になって
きている。

マシン状態の量も非常に増大した。

この環境でシステム・ソフトウェアをデバッグするとい
う問題を解決することは困難であり、相互の命令追跡を
用いた通常のデバッグ機構では、チャネル、割込み及び
命令実行の間の相互関係が複雑なために不充分である。

例えば、ＩＢＭシステム／３７０モデル１６８では、割
込み待ち時間を短縮するため、ｒＭＯＶＥｃＨＡＲＡＣ
ＴＥＲ８ＬＯＮＧＪ命令は割込み可能にされている。

もし割込みルーチンがオペランドを復帰前に変更したな
らば、この命令の効果は変更されてしまう。

これらの効果は単一命令追跡機構によっては反映されな
い。

また、これらの効果を調べるために命令実行中の正確な
時点で割込みを起こさせる方法もない。

実際に必要とされているのは、デバッグを行っている操
作員によって、より微細なレベルで制御できるようなマ
シンである。

小型プロセッサを定常的に使用して、テスト中のマシン
から情報を収集し、復元することが知られている。

デバッグ・プロセッサを接続しない場合、上位（ホスト
）コンピュータは全速でランする。

ハードウェアは、先に言及したＬＳＳＤ概念によってデ
バッグを容易にするため、全マシン状態に対して容易に
アクセスできるように設計されている。

従来使用されてきたこの種のデバッグ技術は、ハードウ
ェアの欠陥を診断するための手段しかもたらさない。

云いかえれば、任意のマシン状態の下で上位コンピュー
タの任意のプログラムのデバッグをサポートするような
ハードウェア機構やソフトウェア機構は、これまで提供
されていないのである。

容易に気付かれるように、電子データ処理産業では、上
位コンピュータのハードウェア及びシステム・ソフトウ
ェアの両方を診断し、且つデバッグすることが非常に要
望されている。

また、かかる診断／デバッグ・システムは、操作員の直
接介入を最小限しか必要としないことが極めて望ましい
。

背景技術 米国特許第３７８３２５４号、第３７６１６９５号及び
第３７８４９０５号は、ＬＳＳＤ概念に従ったテスト方
式を開示しており、それらの基本原理について詳しい説
明を求めるとき参照すべきものである。

本発明は、特定のＬＳＳＤ方式の使用について、新規性
を主張するものではなく、上位コンピュータのＬＳＳＤ
レジスク中に置かれた状態情報の全てにアクセスするた
めの適当なインターフニスを有する、診断／デバッグ・
システムの広い構成についてのみ新規性を主張するもの
であることを理解すべきである。

以下に示す特許は、システム診断技術の一般的実例とし
て引用したものである。

特に、米国特許第３７８６４０８号は、主プロセツサと
補助プロセッサからなる電子式データ処理システムを記
述したもので、ハードウェア・エラーの検出時に主プロ
セツサの機能を補助プロセッサで代行することによって
ハードウェア欠陥の影響を最小限に留めるように設計さ
れている。

補助プロセッサは、ある意味ではモニタであるが、エラ
ー処理システムとして把握する方がより適している。

これは主プロセツサのデータ・レジスタ及び機能デコー
ダにリンクされており、ハードウェア故障の検出時に主
プロセツサの操作をシミュレートするために必要な入力
データを受理できるように独立的に設計されている。

補助プロセッサはシミュレートされた機能が完了すると
、その出力データを主プロセツサに転送する。

米国特許第３５８５５９９号は、上位プロセッサを監視
し且つテストするために、上位プロセッサと外部装置で
あるもう一台のプロセッサの間のインターフェースとし
て働く、汎用アダプタについて記述している。

このアダプタは、外部ソースから診断テスト制御情報を
受取って上位プロセッサに転送し、またシステム・ステ
ータス情報を上位プロセッサから外部ソースに転送する
ように設計されている。

ただし、テストはある種のハードウェア機能のみに限ら
れており、テスト応答は、正常／故障の指示を与えるに
すぎない。

同様に、上位プロセッサから外部装置に転送される情報
も、システム・ステータス・ログ・メツセージのみに限
られている。

米国特許第３８２５９０１号は、前者の特許に記載され
たアダプタを改良した統合診断手段について記述してい
るが、これはシステムが正常速度で走行中にテスト及び
監視ができる。

上記特許の何れも、診断／デバッグ処理システムの組合
せについて記述しておらず、特に、ＬＳＳＤ概念に基づ
いて設計された上位コンピュータについて利用できるよ
うに適合されたかかる診断手段については何の示唆もな
い。

発明の概要 本発明の主目的は、精巧な最近の電子式データ処理シス
テムについて使用するに適した、改良された診断／デバ
ッグ機構を提供することである。

本発明の他の目的は、ＬＳＳＤ概念に基づいて設計され
た上位コンピュータについて使用するに適したかかるシ
ステムを提供することである。

本発明の他の目的は、三つの操作モードが可能な、かか
る診断／テスト機構を提供することである。

これらの操作モードとは、１継続モード、２命令終了モ
ード、及び３サイクル終了モード、の三つである。

発明の記述 本発明の診断／デバッグ・システムは、それ自身の独自
のインターフェース・ユニットを含み、ＬＳＳＤ概念を
実現した上位コンピュータについて使用するように特に
設計されている。

本発明は、かかるシステム全体の構成のみをカバーする
ものであって、エラーまたはその他の異常な状況が生じ
たときに診断コンピュータが利用する特定の診断プログ
ラム乃至ルーチンをカバーするものではない。

従って、本明細書では、必要なＬＳＳＤ状態データを転
送し且つ、上位コンピュータが走行を続けるべきことを
通知するために、上位コンピュータの割込み機構とイン
ターフェースするのに必要な、全ての制御手段が記述さ
れている。

また、上位コンピュータからのＬＳＳＤ状態データを保
存し、この状態データを元の形あるいは変更を加えた形
で、上位コンピュータのＬＳＳＤレジスタに返送するた
めに必要な、レジスタ及び制御手段もここで記述する。

本システムの追加的側面に従って、上位コンピュータの
ＬＳＳＤレジスタから得た状態データの特定部分のみを
検査して、上位コンピュータの割込み時間を最小限に抑
えるための制御手段が設けられる。

以下の説明から理解されるように、本システムのインタ
ーフェースが必要とする上位コンピュータからの物理的
な線は、「サイクル終了」及び「命令終了」信号を得る
ための線を含む。

また、上位コンピュータにその正常の操作モードを継続
し、あるいは割込まれた状態に留まるように通知するた
めの「操作継続」線を設けなければならない。

この信号は、本システムによって発生される。それに加
えて、上位コンピュータからＬＳＳＤ状態データをアク
セスし、そして上位コンピュータにＬＳＳＤ状態データ
を返送するための二本の線を設けなければならない。

更に本システムによれば、上位コンピュータのＬＳＳＤ
レジスタへのデータのシフト入力及びＬＳＳＤレジスタ
からのデータのシフト出力を制御するための、シフト制
御線を設けなければならない。

容易に察知されるように、これらの制御線は、ＬＳＳＤ
概念に基づいて設計された上位コンピュータの外部イン
ターフェースで容易に利用できる。

また、当業者には容易に理解できるように、ここで記述
する診断／デバッグ・システムは、各種のハードウェア
・エラー検査ならびにソフトウェア・デバッグ機能を実
施することを可能にする。

本システムでは、上位コンピュータが各マシン・サイク
ルの終了時に割込まれ得る程度に微細な制御を与えるこ
とによって、極めて強力で徹底的な上位コンピュータの
テストを可能にする。

この診断／デバッグ・システムを使用すると、上位コン
ピュータのマシン状態及びメモリ状態を命令の終了時ま
たは先に述べたサイクルの終了時に捕捉することができ
る。

更に、このメモリと診断／デバッグ−システムとの間で
諸ワードを授受させるような状態情報で上位コンピュー
タを条件づけることにより、メモリ状態の選択的読取り
及び書込みが可能となる。

本システムは、割込み、チャネル・アクティビティ及び
アドレス変換に対する制御を可能とし、また診断コンピ
ュータに診断及びデパック機能を実施するためのそれ自
身のメモリを与える。

本発明の詳細な説明に入る前に、本発明の背景をよりは
つきりさせるため、ＬＳＳＤ概念の原理について簡単に
説明しておく。

ＬＳＳＤ概念の一般的主目標は、テスト中のユニットに
設けられた限られた数の入出力端子である種の入出力手
順を実施することによって、該ユニットの全論理状態が
明確にセット及び／または検査できるように、各置換可
能なモジュールに対する組込み能力を規定することであ
る。

この要件を実現するには、ユニット中に設けられたすべ
ての論理システム・ラッチへシフト・レジスタ能力を与
えるとともに、これらのシフト・レジスタ・ラッチを外
界に対して（インターフェースを介して）アクセスでき
る端末ステージをもった一つないし複数のシフト・レジ
スタ・データ・チャネルへ編成することが必要である。

シフト・レジスタ・ラッチ機構を用いた各種のテストの
ための操作の詳細は、前記の大部分の特許に示されてい
る。

特に米国特許第３７６１６９５号の第８図及び米国特許
第３７８４９０７号の第７図ないし第９図を参照すると
よい。

非常に簡単に言えば、ＬＳＳＤ概念を利用したテスト操
作では、対象ユニットへのシステム・クロック励起を抑
止し且つ該ユニットへのシフト・クロックをオンに転す
ることによって該ユニットが「シフト・モード」で作動
するようにされ、次いで希望する所定の論理テスト・パ
ターンが逐次に入力されて適当なラッチ位置へシフトさ
れる。

このとき、ラッチ状態は関連の論理回路網をテストする
ために、望まれる刺激をもたらす。

ここで、「機能モード」操作の一ステップないし数ステ
ップを実施して、（すなわち一つないし複数のシステム
・クロック励起を供給して）テスト・パターンを論理回
路網中に伝播させる。

かくて、刺激を加えられた論理回路網の応答パターンが
、システム・ラッチによって捕捉されるが、これは入力
された元のテストパターンに置換わることが多い。

次に、システムは、シフト・モードの操作に戻って応答
パターンを出力し、このパターンを回路構成が正して作
動している場合に生じるはずの標準パターンと比較する
。

容易に察知されるように、上記の説明で触れた入出力端
子は、本システムのインターフェース・ユニットで置換
えられる。

更に上位コンピュータ中の全てのＬＳＳＤレジスタが予
定の様式で相互に接続され、結果として一つの極めて長
い連続したシフト・レジスタを形成するものと仮定され
る。

別のやり方として、特定の状態情報がアクセスされる前
に、諸ラッチを本システムによって既知の手段により選
択されたより短い複数のシフト・レジスタに編成するこ
ともできるわけである。

本システムを説明する便宜上、このレジスタは各々３２
ビツトからなる３２ワードの長さにすぎないものと仮定
する。

このことは、以下の説明かられかるはずである。

もちろん、この設計を拡張して、より長いＬＳＳＤレジ
スタに合ったものにすることもできる。

実施態様 次に添付図面を参照して、本システムの操作の一般的説
明を行なう。

一般的にいえば、第１図は、上位コンピュータ（以下「
Ｈマシン」という）に接続された診断／デバッグ・シス
テムの編成図である。

第２図ないし第４図は、第１図の各ブロックのハードウ
ェアをより詳細に示す機能ブロック図である。

同様に第５図、第７図ないし第９図は、第２図及び第３
図の主要な機能ユニットの機能ブロック図である。

また、第１図を除く各図面では、各ユニットを相互接続
する線及びケーブルが全てその通り示されていることを
指摘しておく。

容易に察知されるように、各線は信号「１」または「０
」を担持し、これを例えばその線に現われるゼロ電圧ま
たはゼロ以外の予定のプラスないしマイナスの電圧によ
って表わす。

同様に、Ｈマシン内のＬＳＳＤレジスタを制御するため
に第３図のインターフェース・ユニットから出される、
シフト・パルスの場合のように、パルスが線上に周期的
に現われることがある。

ケーブルには、その中に含まれる線の本数を示す記号が
付けである。

例えば、第２図を参照すると、第３図のインターフェー
ス・ユニット中に設けられたＬＳＳＤ制御と診断／デバ
ッグ・コンピュータ（以下「Ｄマシン」という）の間で
３２ビツトのデータ・ワードを転送するために使用され
るデータ母線は、指令があったときこれらのユニットの
間でデータ・ワードを並列に転送するための３２本の線
を含んでいる。

同様に、Ｈマシン内のＬＳＳＤレジスタとインターフェ
ース・ユニットのＬＳＳＤ制御内に設けられたレジスタ
との間で状態データを転送するために利用されるＬＳＳ
Ｄ出力線及びＬＳＳＤ入力線は、単一の線である。

この構成が必要なのは、既に指摘したように、ＬＳＳＤ
概念を利用したコンピュータ中で完全なＬＳＳＤレジス
タを構成する全てのラッチが、事実上、一度に一ビット
しか直列にシフト（及び読取り）できないシフト・レジ
スタであるためである。

また第２図のＤマシン内部で、データ母線は、インター
フェース・ユニットから出るときは３２ビツトを含み、
Ｄマシン中の指令制御に入るときは５４ビツトを含むも
のとして示しである。

というのは、インターフェース・ユニットから来、また
そこへ行くデータの記憶位置ないしアドレスがＤマシン
に、内蔵されている命令によって指定される場合、イン
ターフェース・ユニットとＤマシンの間では３２ビツト
の状態データ・ワードだけが転送されていて、アドレス
・データはそれに含まれていないからである。

ただし、Ｄマシン内ではこのデータ母線は５４ビツトで
あるとみなされ、そのうち３２ビツトは、データ・ビッ
トであり、２２ビツトはアドレスと１読取り／書込みビ
ットである。

後で第６図の説明かられかるように、アドレス自体は、
２１ビツトを利用し、読取り／書込みビットは単一ビッ
トである。

次に各図面を参照すると、第１図は、インターフェース
・ユニットを介してＨマシンに接続されたＤマシンを含
む、診断／デパック・システムの全体図を示す。

７つの指令のうちどの指令もが、Ｄマシンから供給され
る。

これらの指令は、指令線を経てインターフェース・ユニ
ットに送られる。

インターフェース−ユニットで指令が解釈され、モして
Ｈマシンの状態がＬＳＳＤ線を介して選択的に検索され
、あるいは選択的に変更される。

更に、Ｈマシンは、それが停止したときセンス／制御線
を介してインターフェース・ユニットに信号を送り、イ
ンターフェース・ユニットはこれに応じてＨマシンをラ
ンさせたりあるいはそれを停止したままにしておく。

Ｈマシンの操作モードは、７つの指令のうちの三つによ
って確定される。

この三つのモードは、（１）継続モード、（２）サイク
ル終了モード、及び（３）命令終了モード、である。

インターフェース・ユニットとメモリを含むＤマシンと
の間の通信は、データ／制御線を介して行なわれる。

インターフェース・ユニットは、状態データをＨマシン
とＤマシンのどちらかに転送することができる。

状態データは、ＨマシンのＬＳＳＤラッチから得られあ
るいはその中に記憶される特定のデータ内容に関係する
ものであり、Ｈマシンの操作ラッチの状態を指定する。

それに加えて、Ｈマシンが停止すると、割込み信号が割
込み線を経てＤマシンに送られる。

この割込み信号は、状態データを送りあるいは受取って
、Ｈマシンを始動させるためにＤマシンが使用する。

第２図ないし第４図は、それぞれＤマシン、インターフ
ェース・ユニット及びＨマシンを更に詳しく示す。

第２図かられかるように、Ｄマシンは、Ｄ−ＣＰＵ。

指令制御、メモリ及びインターフェース・ユニットがメ
モリにアクセスできるようにするための直接メモリ・ア
クセスＤＭＡユニットからなっている。

ＤＭＡユニットは、メモリへのアクセスを与えるための
装置であって、市販されている通常のものを使用するこ
とができる。

これは図に示すように、二つのチャネルの各々ごとにア
ドレス及びカウント・レジスタを含んでいる。

これらは、Ｄ−ＣＰＵからロードすることができる。

データが、チャネルを介してメモリから読取られ、また
はメモリへ書込まれると、そのチャネルに対するアドレ
ス及びカウントが増分される。

従って、次のアクセスが行なわれるとき、これらのレジ
スタは、正しい値を有していることになる。

この構成では、二つのチャネルの機能は、チャネル１が
Ｄマシンのメモリを読取り、チャネル２が、Ｄマシンの
メモリへ書込むように分担されている。

ＤＭＡユニットは、データ母線が読取りに利用できる場
合の信号（ストローブ信号）及び書込み用の信号（使用
可能信号）を出す。

ＤＭＡユニットの典型的な操作は、メモリの読取りまた
は書込み要求を受取ることである。

ＤＭＡユニットは、Ｄ−ＣＰＵに要求信号を送り、肯定
応答信号を受取ったとき、データ母線が利用可能となり
、適当なストローブ信号および使用可能信号を、チャネ
ル１またはチャネル２の要求元が使用できるようになる
。

ＤＭＡユニットのこの適用例では、データがインターフ
ェース・ユニットと授受されるときＤ−ＣＰＵが停止さ
れる。

指令制御からのｒＤ−ＣＰＵ走行」信号がそれを実施す
る。

指令制御は、データ／アドレス／Ｒ／Ｗ母線のアドレス
部分を常に監視する。

これは、所与の範囲のアドレスを検出し、そのアドレス
を指令として解釈し、そして指令線を介してインターフ
エース・ユニットに信号を送る。

同時に「Ｄ−ＣＰＵ走行」線を介してＤ−ＣＰＵが走行
すべきか停止すべきかを制御する信号を送る。

長いデータ転送を必要とする二つの指令（状態送信及び
状態受信）がある。

このデータ転送が完了すると、インターフェース・ユニ
ットから転送完了信号が受取られる。

この信号は、Ｄ−ＣＰＵの操作を再開するために用いら
れる。

Ｈマシンが停止すると、Ｄ−ＣＰＵは割込み信号を受取
り、状態を質関し、他の必要な機能を実施することがで
きる。

Ｄ−ＣＰＵは、Ｈ−ＣＰＵ（第４図）の状態を保存し、
新しい状態を送信してＨマシンのメモリのワードを汎用
レジスタに入力させ（あるいは汎用レジスタの内容をメ
モリ中に転送させ）、次に、Ｈ−ＣＰＵの内部状態を復
元することによって、Ｈマシンのメモリの読取り（また
は書込み）を行なうことができる。

これは全てＨマシン中のＬＳＳＤレジスタを介して実施
される。

第３図は、開始−停止制御、ＬＳＳＤ制御、及びシフト
制御の三つの部分からなるインターフェース・ユニット
を示す。

開始−停止制御は、Ｈマシンの操作モードを制御する信
号及びＨ−ＣＰＵの開始を制御するための信号を受取る
。

この制御は、Ｈ−ＣＰＵが「サイクル終了」にある時点
あるいは「命令終了」にある時点を決定する、Ｈ−ＣＰ
Ｕからの入力を受取る。

開始−停止制御は、Ｈ−ＣＰＵが走行すべきかそれとも
停止すべきかを制御する田−ＣＰＵ走行」信号を出す。

また開始−停止制御は、ＤＣＰＵに割込み信号を出して
Ｈ−ＣＰＵが停止したこと、従ってＤ−ＣＰＵがＨ−Ｃ
ＰＵの状態を質関してもよいことを通知する。

ＬＳＳＤ制御は、「状態受信」、「状態送信」及び「マ
スク送信」の三つの指令の下に作動する。

これらの指令は、Ｄ−ＣＰＵが制御マスクの下で状態デ
ータを受取り、制御マスクの下で状態データを送り、あ
るいはインターフェース・ユニット中に新しいマスクを
セットできるようにする。

ＬＳＳＤ制御は、Ｄマシンから状態情報及びマスクを得
るためにデータ母線を使用する。

この制御は、Ｄマシン中のＤＭＡユニットからのストロ
ーブ信号及び使用可能信号を、データ母線の読取りまた
は、書込みのための条件として使用する。

シフト制御は、ＬＳＳＤレジスタをシフトすべきときに
信号を出すカウンタを含んでいる。

３２シフトの後に、シフト制御はＳ３２信号を出して、
マスクの制御下でＤマシンにワードを書込みあるいはそ
こからワードを読取ることができるようにする。

フル状態情報が転送されると、「転送完了」信号がＤマ
シンに出される。

゛「状態受信」指令、「状態送信」指令、及び「マスク
送信」指令は、ＤＭＡユニットに対するメモリ読取り指
令及びメモリ書込み指令を指定するために使用される。

ＬＳＳＤ制御は、Ｈ−ＣＰＵ中のＬＳＳＤレジスタから
のビット・ストリームを受取り、ＬＳＳＤレジスタにビ
ット・ストリームを出す。

「状態受信」指令は、ＬＳＳＤレジスタからくるストリ
ームからの予め選択された数のワード（３２ビツト）を
、Ｄマシンのメモリに転送することを決定する。

「状態送信」指令は、Ｄ−ＣＰＵのメモリからの一組の
状態ワードをＨ−ＣＰＵの現状態と組合せて、Ｈ−ＣＰ
Ｕ中のＬＳＳＤレジスタに送ることを指定する。

第４図は、Ｈ−ＣＰＵがサイクル終了または命令終了の
とき、どのようにしてインターフェース・ユニットに信
号を送るのかを示す。

インターフェース・ユニットは１−Ｈ−ＣＰＵ走行」信
号で応答して、Ｈ−ＣＰＵに処理を再開させ、あるいは
停止状態に留まらせる。

インターフェース・ユニットからの二本の線は、シフト
信号の制御下でＬＳＳＤレジスタからビットを得、同時
にＬＳＳＤレジスタ中にビットを送るために使用される
。

ＬＳＳＤレジスタは、ラッチ・データをＨ−ＣＰＵ中に
あるいはそこからシフトする手段である。

これらのラッチは、Ｈ−ＣＰＵの内部状態を保持する。

ＬＳＳＤ概念の更に詳しい説明については、Ｅ、Ｂ。

Ｅｉｃｈｅｌｂｅｒｇｅｒ ｅｔ ａｌ：”Ａ Ｌｏｇ
ｉｃ ＤｅｓｉｇｎＳｔｒｕｃｔｕｒｅ ｆｏｒ ＬＳ
Ｉ Ｔｅ５ｔａｂｉｌｉｔｙ”、１４ｔｈＤｅｓｉｇｎ
Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ、 Ｎ
ｅＷＯｒｌｅａｎｓ、１９７７ 、 ｐｐ、 ４６２〜
４６８なる文献を参照されたい。

先に述べたように、本システムは、Ｈ−ＣＰＵとインタ
ーフェースして、ＬＳＳＤレジスタから必要な状態デー
タを入手し、そのデータあるいは変更を加えた状態デー
タをＬＳＳＤレジスタ中に入れるために必要な全体の構
成に関するものである。

またＤマシン自体は、精巧な診断ルーチンを実施する、
複雑な独立コンピュータとすることができることを指摘
しておく。

本システムの重要な点は、ＨマシンとＤマシンの間で必
要な状態データを極めて有効かつ自己完結的なやり方で
、転送するための手段を備えていることである。

ＨマシンのＬＳＳＤレジスタから状態データを読取った
り、あるいは該レジスタに状態データを書込んだりする
ことを含むある行動をＤマシンが望んでいることを検出
するのは、第５図の指令制御の機能である。

この制御は、Ｄマシンの命令のアドレス部分に位置する
特別のアドレス・パターンによって行われる。

この実施態様では、後で説明するように、アドレス・フ
ィールドの第一部分に現われる特定のビット・パターン
は、それ自身を含む命令が検出されたことを指令制御に
指示する。

特定の命令ないし指令は、アドレス・フィールドの第二
部分を分析することによって検出される。

かくて、Ｄマシン、特にＤ−ＣＰＵによって諸命令が連
続的に処理されているとき、これらの命令は指令制御に
入る母線のアドレス部分に連続して現われる。

ただし、容易に理解できるように、Ｄ−ＣＰＵによって
生成され、かつデータ／アドレス／Ｒ／Ｗ母線上に置か
れる多くのアドレスのうち、このデータ獲得方式に指令
が与えられることを指示する特定のビット・パターンの
みが、指令制御を活動化させる。

第５図および第６図は、Ｄマシン中の指令制御の細部を
示したものである。

Ｄ−ＣＰＵが成る命令を出したとき、例えば（Ｄマシン
中の９汎用レジスタＮの内容をメモリ中の位置Ａに記憶
せよという命令を出したとき（ただしＡは以下で説明す
るように高位１４桁がすべて１ビツトである特定のフォ
ーマットを有する）、７本の指令線のうちの一本が励起
される。

第５図は、アドレス母線がデータ／アドレス／Ｒ／Ｗ母
線から分離し、次に高位と低位に分れることを示す。

高位部分は、１４人力を有するＡＮＤ回路６２に与えら
れ、もしその出力が正しければ、その信号を使って、ア
ドレス母線の低位部分を操作レジスタにセットする。

操作レジスタの出力は、指令線を介してインターフェー
ス・ユニットに送られる。

「状態受信１線及び「状態送信」線は、ＯＲ回路６０で
ＯＲされ、次いでＡＮＤ回路６１で、ＡＮＤ回路６２の
出力とＡＮＤされる。

次にこの信号を使って、Ｄ−ＣＰＵが走行すべきかそれ
とも停止したままでいるべきかを決定するラッチ６３が
リセットされる。

ラッチ６３は、インターフェース・ユニットからの「転
送完了」信号によってセットされる。

第６図は、かかる命令のアドレスを示す。

この命令が実行されると、そのアドレス部分は、アドレ
ス母線上に置かれる。

アドレスは１４ビツトの高位部分と７ビツトの低位部分
からなっている。

アドレスの高位部分は、全て１である。

これは、Ｄ−ＣＰＵが７つの指令のうちの１つを出して
いるということを指令制御に知らせる。

その指令は、低位７ビツト即ちアドレス中にコード化さ
れている。

これらのビットのうち一つだけがオンであり、指示され
た指令を識別する。

第７図は、シフト制御の細部を示す。

主コンポーネントは、カウンタであり、これはＯＲ回路
７１を介して「状態受信」指令または「状態送信」指令
のどちらかによって開始される。

カウンタはシステム・クロックを含んでいるが、その周
波数はＨマシンのシステム・クロックと両立するように
選ばれているので、そのシフト速度はその中に含まれる
ＬＳＳＤレジスタを制御するのに適している。

カウンタは、よく知られているどの型式のものでもよい
が、ここでは三つの出力をもつものとして示しである。

それらの出力はＩｌｌ、ｒ３２ｊ。「１０２４Ｊと表記
しである。

「１」と表記した出力は、インターフェース・ユニット
中のＬＳＳＤ制御内及びＨマシン中のＬＳＳＤレジスタ
でビットのシフトを行なわせるために利用される基本シ
フト・パルスである。

この線は、基本クロックの単なる出力である。

「３２」とラベルした出力は、Ｓ３２パルスを生成する
。

この線は、３２のシフト・パルス毎に一つのパルスヲ生
成スる（モジュロ３２で作動する）。

第９図のＬＳＳＤ制御を参照すれば理解できるように、
Ｓ３２パルスは、入力レジスタ及び出力レジスタへの、
あるいはそこからの３２ビツト・データの並列ゲート操
作を制御し、またマスク・レジスタのシフトを制御する
。

最後に、「１０２４」と表記したカウンタからの出力は
、Ｈ−ＣＰＵ中のＬＳＳＤレジスクとインターフェース
・ユニットの間で完全な状態データの転送が起ったこと
を示す。

従って、この出力は、Ｄマシンに「転送完了」信号を送
るのに使用され、またカウンタをリセットする。

カウンタの出力「１」（低位ビット）は、ビットをＬＳ
ＳＤレジスタ中にシフトすべきとき毎に、シフト信号を
与える。

先に述べたように、出力「３２」は、Ｓ３２信号であり
、ワード（３２ビツト）をＤマシンへあるいは、そこか
ら転送できるときに出される。

ＬＳＳＤレジスクは３２Ｘ３２ビット即ち合計１０２４
ビツトを含むものと仮定されるので、カウンタの出力「
１０２４１は「転送完了」信号を与えて、ＬＳＳＤレジ
スクへのあるいはそこからの状態データの転送が完了し
たことを示す（Ｈマシンが１０２４ビツト以上必要とす
る場合には、簡単に拡張できる）。

この「転送完了」信号は、カウンタをリセットし、また
Ｄマシンに送られてＤ−ＣＰＵの走行を再開させる。

ＡＮＤ回路７２が「状態送信」指令及びＳ３２信号を受
取ったとき、または「マスク送信」指令が（ＯＲ回路７
３を介して）存在するとき、「メモリ読取り」指令が発
生される。

「状態受信」指令がカウンタからの適当な時間信号であ
るＳ３２信号と一致するとき、ＡＮＤ回路７４によって
「メモリ書込み」指令が発生される。

第８図は、開始−停止制御を示す。

モード指令（サイクル終了モード・セット、命令終了モ
ード・セット及び継続モード・セット）を表わす三つの
線は、三つのラッチＬ１ないしＬ３を制御するのに用い
られる。

一度に一つのラッチだけがオンとなる。

各モード指令は、ＯＲ回路８４ないし８６を介してこれ
らのラッチのうちの一つをオンにし、他の二つのラッチ
をリセットする。

ラッチＬ４は、「割込み」信号をＤマシンに送るべきか
どうかを決定し、また１−Ｈ−ＣＰＵ走行」信号のステ
ータスを送るべきかどうかを決定する。

これは、ＯＲ回路８０を介して、モード・ラッチＬ３か
らの「継続モード」信号または「Ｈ−ＣＰＵ開始」信号
によってセットされる。

ラッチＬ４をリセットするための条件は、ＯＲ回路８１
を介した二つの副次条件の論理ＯＲである。

第１の副次条件では、Ｈ−ＣＰＵは、「サイクル終了」
にあり、サイクル・モード・ラッチＬ１はオンである。

第二の副次条件は、Ｈ−ＣＰＵが「命令終了」にあり、
命令モード・ラッチＬ２がオンということである。

今述べた二つの副次条件は、それぞれＡＮＤ回路８２及
び８３の出力をＯＲ回路８１の入力へ接続することによ
って実現される。

第９図は、ＬＳＳＤＳＳ型示す。

ビットストリームはＪＬＳＳＤ出力」から受取られ、可
能な変更を加えて「ＬＳＳＤ入力」に与えられる。

マスク・レジスタのビット３２（高位ビット）の制御下
で、出力レジスタからのビット・ストリームを置換する
ことができる。

また入力レジスタ中にロードされているＬＳＳＤ出力か
らのストリームも、マスク・レジスタの制御下で（ビッ
ト３２を介して）Ｄマシンに転送できる。

ＬＳＳＤＳＳ型、「状態受信」指令、「状態送信」指令
、「マスク送信」指令の三つの指令の制御を受ける。

「状態受信」操作中、「ＬＳＳＤ出力」からのビット・
ストリームは、「シフト」信号の制御下で人力レジスタ
に入る。

もしマスク・レジスタのビット３２が１であり、そして
ＡＮＤ回路９０の他の三つの条件が１状態であれば、Ａ
ＮＤ回路９０が活動化され、その出力がゲート９３を作
動させるので、入力レジスタの内容がデータ母線上に並
列に置かれることになる。

入力レジスタの内容をデータ母線にゲートするための、
他の三つの条件（ＡＮＤ回路９０への入力）は、Ｓ３２
パルスがアップであること（３２ビツトが受取られたこ
と）、「状態受信」指令が作動中であること、及び最後
に１使用可能」信号がＤＭＡユニットから受取られたこ
とである。

もし「状態送信」指令が作動中であれば、マスク・レジ
スタのビット３２は、出力レジスタからのピッ）ｒＬｓ
ｓＤ入力」線上に置かれるかどうかを決定する。

マスク・レジスタのビット３２及び、その補数は、ゲー
トさせるためＡＮＤ回路９４及び９５に送られる。

ビット−ストリームは、これらのゲートの一つを通過す
る。

ある場合には、ストリームは「ＬＳＳＤ出力」から来る
し、ある場合にはストＩＪ−ムはシフト信号の制御下に
ある出力レジスタから来る。

出力レジスタのセツティング即ちローディングは、「状
態送信」指令が有効であること、８３２時間が到来した
こと、及びデータ母線が利用可能なことを示す「ストロ
ーブ」信号が存在すること、の三つの条件によって決定
される。

この三つの信号は（マスク・レジスタのビット３２が「
１」であるという状態と共に）ＡＮＤ回路９２を活勢化
する。

「マスク送信」指令は、Ｄマシンからのマスクをマスク
・レジスタ中にロードする。

マスク・レジスタは、Ｓ３２パルスの制御を受ける循環
シフト・レジスタである。

「マスク送信」指令が実施され、そしてＤＭＡユニット
から受取られた「ストローブ」信号がマスクをマスク・
レジスタに転送するのにデータ母線が利用できることを
示すとき、新しいマスクがＤマシンから得られる。

「状態送信」指令及び「状態受信」指令については、３
２回のシフトで３２ビツトのワードがＬＳＳＤレジスク
から引出される。

マスク・レジスタのビット３２は、状態データのワード
がＤマシンへ転送されるかあるいはＤマシンから転送さ
れるかを決定する。

Ｓ３２パルスはマスク・レジスタを回転させ、そして１
０２４ビツトがＬＳＳＤレジスタへまたはそこから転送
されるまでＬＳＳＤレジスタからの次の３２ビツトにつ
いてこのプロセスが繰返される。

Ｄ−ＣＰＵによってデータ／アドレス／Ｒ／Ｗ母線上に
置かれ、指令制御によってピックアップされる典型的な
命令セットは、例えば、第１表に・示すようなものであ
る。

この表は本システムに必要とされる機能を示すが、ここ
では第６図に示した命令フォーマットに従っていること
が理解されるべきである。

これらの命令のうち、高位１４ビツトは全て「１」であ
り、特定の指令または操作は、アドレス・フィールドの
低位７ビツトのうち一つのビットを「１」にセットする
ことによって指定される。

この表は、第１図に示した三つの基本ユニツｈ（Ｈマシ
ン、インターフェース・ユニット、Ｄマシン）の各々で
、各命令に応じて伺が起こるかを示したものである。

例えば、三つの操作モード指令のうちの一つ（サイクル
終了）を開始／停止制御中に置くと、マスク・レジスタ
中にマスクがロードされ、かくてＬＳＳＤレジスタから
インターフェース・ユニットにデータが転送され、これ
に続いて異なる状態データがＨマシン中のＬＳＳＤレジ
スタに返送されることになる。

表中で、 Ｄマシンの欄の下に現われる項目のみ が、先に説明したように指令制御で、解釈される実際の
命令であることを指摘しておく。

この表では時間軸を垂直方向とみなしているため、番号
をつけた各ステップ１〜１６は、その順序で逐次発生す
るものとして示しである。

ただし、容易に察知されるように、多くの項目は、はぼ
同時に発生する。

すなわち、「サイクル終了モードをセットする」命令で
ある第１項目は、インターフェース・ユニットをしてそ
の開始／停止制御中の適当なロジックをセットさせる（
第２項目）。

同様に、第３項目である「マスク送信」命令は、インタ
ーフェース・ユニット中で第４項目、即ちＤマシンのメ
モリからインターフェース・ユニット中ノマスク・レジ
スタへ実際のマスクをロードするという操作を発生させ
る。

第５項目である、「状態送信」は、望みの状態構成をＤ
マシンのメモリ′７５）ら出力レジスタ中に読取らせ、
次に、出力レジスタの内容をＨマシンのＬＳＳＤレジス
タ中にシフトさせる（第６項目）。

第７項目はやはり、Ｄマシン中の命令であり、これはＨ
−ＣＰＵが操作を再開すべきとの信号を送る。

この結果、第８項目が発生されて、Ｈマシンが１サイク
ルだけ走行し、その「サイクル終了」線上に、サイクル
の終りに達したとの信号を送る。

インターフェース・ユニット中の第９項目は、「割込み
」信号をＤ−ＣＰＵに送らせる。

これは、実際には１サイクル・シーケンスの終りであり
、このとき、Ｄマシンの制御によって送られる筈の次の
命令は第１０項目の「状態受信」命令であり、これによ
りＬＳＳＤレジスタ中の状態データが（恐らく第３項目
で指定される同じマスクの下で）ＬＳＳＤ制御に転送さ
れる。

インターフェース・ユニット中の第１１項目は、ＬＳＳ
Ｄ内容がマスクの下でＬＳＳＤ制御（入力レジスタ）中
に入力され、続いて分析のためＤマシンのメモリに書込
まれることを示す。

Ｄマシン中の第１２項目は、状態データを分析させるよ
うな命令である。

第１３．項目の命令は、基本的に診断分析ルーチンであ
り、本発明の要旨には関係しない。

但し、この点について説明を補足すると、エラーが検出
された場合、ある種の診断ルーチンに入って、エラーを
含む状態をＤマシン中に保存させ、そして新しい診断状
態を（ある時点で）Ｈマシンに返送させることが行なわ
れる。

エラーの性質によっては、問題が解決するまでＨマシン
は割込まれた状態に留まる。

ここで第１３項目の診断ルーチンの結果として新しい状
態データがＬＳＳＤレジスタに転送されると仮定した場
合、指定されたデータがＤマシンのメモリから読取られ
、上位マシンのＬＳＳＤレジスタ中にシフトされる（第
１４項目）。

第１５項目の命令は、第７項目の場合と同じ＜Ｈ−ＣＰ
Ｕを再開させ、続いて第１６項目では第８項目の場合と
同じくＨマシンが１サイクル走行して「サイクル終了」
の信号を送る。

以上の説明から明らかなように、本発明の基本的構想か
ら外れることなく、本システムのデータ獲得ハードウェ
ア方式の形状及び細部に多くの変更を加えることができ
る。

同様に、モニターされるＨマシン内またはＤマシン自体
の内部でより大きな操作の節約を得るために、本システ
ムに追加的改良を加えることができる。

Ｈマシンのパフォーマンス及びＤマシンの操作効率を増
大させる上記のような改良の一つは、次のようなもので
ある。

もしＨマシンが第１図の場合のように、診断されている
ならば、既に説明したように、マシン状態（ＬＳＳＤレ
ジスタ）の読取りは、各サイクル毎にあるいは各命令実
行毎に行われる。

診断マシンは、各読取り時間に呼出され、Ｄマシン中で
多数の命令を実行する。

その結果、Ｈマシン中のパフォーマンスが、二つのマシ
ンの相対速度に応じて、恐らく数次の大きさで低下する
。

もしＤマシンが、すべての読取りを実際に検査しなけれ
ばならないものとすれば、そのパフォーマンス低下は、
この診断方法の固有のコストとなる。

ただし、Ｄマシンがすべての、各読取りに関与すること
は殆んどないと思われる。

例えば、浮動小数点乗算操作の際あるいは、１６進数文
字「Ｆ」ないしは他の頻度の低い項目を扱かうような操
作中にのみこれを関与させることができる。

従って、本発明に従った診断／デバッグ・システムを設
計する場合には、本システムが現在関与している操作の
みが検査され、またそのうち異状な状況のみがＤマシン
の呼出しを起こすようにするのが望ましい。

こうするには、成る種の早期選択ステージを利用してＨ
マシンからの読取りを入力レジスタなどの一次レジスタ
中に置くようにすればよい。

第１０図は、この技術を示したものである。

早期選択マスクを含むもう一つのレジスタを設け、入力
レジスタと早期選択マスターレジスタの内容をビット毎
にＡＮＤして、早期選択マスクで分離されたフィールド
を除く部分にゼロのビット・ストリングを形成するよう
にすることができる。

こうして得られたビット・ストリングを次に、Ｄマシン
が関与するビット構成を含む第三レジスタ（一つの値レ
ジスタまたは連想記憶として編成された一組の値レジス
タ）の内容と比較する。

この比較の結果、一致条件が検出されれば、Ｄマシンが
呼出されて本システムの場合のように制御が進行し、完
全な状態データ内容をＤマシン中に転送することができ
る。

しかし、もし比較の結果として不一致条件が検出される
ならば、Ｄマシンは呼出されず、Ｈマシンは、直ちに解
放される。

但し、上記の説明では、Ｄマシンが検査したいと思う状
態変化が発生した場合にのみ、Ｄマシンの呼出しを要求
するような予め定めたビット・ストリングが適当な早期
選択マスク・レジスタ及び値レジスタにロードされるも
のと仮定している。

それらの発生頻度が低い場合には、Ｈマシンのパフォー
マンス低下はその分だけ少なくなる。

この種の早期選択方式の使用はモード指定することがで
きるので、診断システムが早期選択モードにない場合は
このシステムが先に説明したようにランすることができ
る。

言い換えれば、もしかかる早期選択方式が使用されるも
のとすれば、この回路構成は、望みの異常状性が発生し
たことをシステムに示すためにのみ利用でき、その時点
で、早期選択ハードウェアによってＤマシンへ送られる
特別の割込み命令の下で、先に説明したように、状態デ
ータをレジスタ中に一度に３２ビツトずつ転送すること
ができる。

当然のことながら、データをＤマシン中にまたそこから
直接転送できるように上記のレジスタ自身を修正するこ
とができる。

産業上の応用可能性 ここに記述した診断／デバッグ・システムは、ＬＳＳＤ
概念を利用した任意のＨ−ＣＰＵの監視に応用すること
ができる。

Ｄマシンを診断用に使用する場合には、これをＨ−ＣＰ
Ｕのハードウェア部分を徹底的にテストするために使用
できる。

これは検出されたエラー条件を生ぜしめた特定のハード
ウェア故障を見つけるのに使用できる。

もしＨマシンが割込み可能な命令を有する高性能マシン
であれば、サイクル終了モードは割込みの間にマシンの
状態を見ることを可能にする。

Ｄマシンとしては、これはＨ−ＣＰＵの環境に干渉せず
にＨ−ＣＰＵ及びそのメモリへのプローブとして働く。

これは、所与の命令が実行中であるかどうか、あるいは
特定の分岐がとられているかどうかを容易に決定できる
。

Ｈ−ＣＰＵ及びＤ−ＣＰＵに対して二重コンパイラ−を
書込むことができる。

このコンパイラ−により、二つのプログラムに共通に使
用される記号名を、Ｈマシンのメモリの同じ位置に分解
することが可能となる。

Ｄマシンは、Ｈマシンを診断しあるいはプログラムをデ
バッグしたいときに応用できるが、このシステムは、Ｈ
マシンが新しく初めて使用されたものでも、あるいは長
年使用しているものでも、いつでもＨマシンに接続する
ことができることを指摘しておく。

Ｈマシンが正しく働く場合には、インターフェース・ユ
ニットを除去し、簡単なユニットをそれに置き換えて、
Ｈマシンが正常にランできるようにすることができる。

そうすると、インターフェース・ユニット及びＤマシン
を、他の欠陥のあるＨマシンを保守するのに使用するこ
とができる。

これらは、Ｈマシンに永続的に接続されてはいないＯ

【図面の簡単な説明】

第１図は、上位マシン、インターフェース・ユニット、
及び診断／デバッグ・マシンを含む本システムの全体的
構成を示すブロック図、第２図は、診断／デバッグ・マ
シンの機能ブロック図、第３図は、第１図のインターフ
ェース・ユニットの機能ブロック図、第４図は、本シス
テムとインターフェースするために必要な、ＬＳＳＤレ
ジスタ及び各種の制御線路を含む上位マシンの機能ブロ
ック図、第５図は、診断／デバッグ・マシン中に設けら
れた指令制御の概略図、第６図は、第５図の指令制御が
利用するために診断／デバッグ・コンピュータが生成す
る命令のアドレス・フォーマットを示す図、第７図は、
第３図のインターフェース・ユニット中に設けられた開
始／停止制御の概略図、第８図は、第３図のインターフ
ェース・ユニット中に設けられた開始／停止制御の概略
図、第９図は、第３図のインターフェース・ユニットに
設けられたＬＳＳＤ制御の概略図、第１ ０図は、 本シス テム用の「早期選択」機構の機能ブロック図である。

Claims (1)

1. 【特許請求の範囲】 １ 予定の機能ユニット中にＬＳＳＤレジスタを備える
   ようにＬＳＳＤ概念に従って設計された上位コンピュー
   タであって、その外部インターフェースが、前記ＬＳＳ
   Ｄレジスタへの状態データを転送するＬＳＳＤ入力線、
   前記ＬＳＳＤレジスタからの状態データを転送するＬＳ
   ＳＤ出力線、前記ＬＳＳＤレジスタのシフト入力及びシ
   フト出力操作を制御するためのシフト・パルスを受取る
   ＬＳＳＤシフト線、前記上位コンピュータにおける予定
   の操作ステップの終了を指示するための終了出力線、前
   記上位コンピュータが走行すべきか又は停止すべきかを
   選択的に指示するための走行入力線を有する如き前記上
   位コンピュータについて使用するための、下記構成要素
   （１）及び（２）を備えて成る診断／デパック計算シス
   テム。 （１）前記上位コンピュータのＬＳＳＤレジスタと授受
   される状態データを記憶するためのメモリ及び複数の指
   令を発生するためのプログラム可能な制御手段を含む処
   理ユニット。 該制御手段は、前記上位コンピュータが前記予定の操作
   ステップの終了時に停止すべきことを指定する第１の操
   作モード指令又は前記上位コンピュータが走行すべきこ
   とを指定する第２の操作モード指令を選択的に発生する
   とともに、前記上位コンピュータが停止されている間に
   そのＬＳＳＤレジスタと状態データを授受すべきことを
   指定する状態受信指令又は状態送信指令を選択的に発生
   するように編成されている。 （２）前記上位コンピュータと前記処理ユニットの間に
   これらの双方とデータを交換できるように介挿されたイ
   ンターフェース・ユニット。 該インターフェース・ユニットは、診断のために前記処
   理ユニットへ転送すべき状態データを前記上位コンピュ
   ータのＬＳＳＤレジスタから受取るための第ルジスタ手
   段、前記上位コンピュータのＬＳＳＤレジスタにおける
   予定の位置に記憶すべき状態データを前記処理ユニット
   から受取るための第２レジスタ手段、前記状態受信指令
   又は前記状態送信指令に応答して前記ＬＳＳＤシフト線
   に前記シフト・パルスを供給し且つ前記ＬＳＳＤ出力線
   と前記第ルジスタ手段又は前記ＬＳＳＤ入力線と前記第
   ２レジスタ手段を相互接続することにより前記上位コン
   ピュータと前記処理ユニットの間で状態データの受信又
   は送信を選択的に行わしめるための転送制御手段、さら
   に前記第１の操作モード指令が有効な間に前記終了出力
   線が活勢である場合はこれに応答して前記走行入力線に
   停止指示を与えることにより前記上位コンピユー夕を停
   止させるとともに、前記第２の操作モード指令が有効で
   ある場合は該指令に応答して前記走行入力線に走行指示
   を与えることにより前記上位コンピュータを走行させる
   ための開始／停止制御手段を含んでいる。