JPS63141139A - 構成の変更が可能なコンピュータ - Google Patents

構成の変更が可能なコンピュータ

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JPS63141139A
JPS63141139A JP62277239A JP27723987A JPS63141139A JP S63141139 A JPS63141139 A JP S63141139A JP 62277239 A JP62277239 A JP 62277239A JP 27723987 A JP27723987 A JP 27723987A JP S63141139 A JPS63141139 A JP S63141139A
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ミシェル　プレヴォスト
アルノー　デュ　シェンヌ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１ユ（ＭＩＪユ分！ 本発明は、構成の変更が可能なコンピュータに関するも
のである。
従来の技術 今日、コンピュータはますます複雑になっている。趨勢
としては、同一の命令を同時に実行する複数のプロセッ
サを備えるコンピュータ（単一命令、複数データストリ
ーム、すなわち、ＳＩＭＤ）が多く製造される方向にあ
る。現在のコンピュータは部分的に故障してもかまわな
いようになっている。すなわち、コンピュータの計算結
果の一部が間違っていても、計算の他の部分はこの間違
いによる影響を受けない。本発明は、構成要素の一部に
異常があっても正常に動作するコンピュータを提供する
ことを目的とする。例えば、ある１個のプロセッサに故
障が発生すると、このプロセッサは残りの計算を実行す
るのには使われない。
第１の場合として、計算を実行するのに必要とされるよ
りも多くの数のプロセッサがあるときには、故障したプ
ロセッサは動作を停止させられる。
このとき、使用されていないプロセッサが、この故障し
たプロセッサが実行すべきであった計算を受は継いで実
行することになる。
第２の場合では、正常に動作しているプロセッサが、こ
の故障して動作を停止させられたプロセッサのジョブを
分割して実行する。
発明が解決しようとする問題点 このように、いずれの場合でもコンピュータは再構成さ
れる。ところで、コンピュータは、様々な機械をリアル
タイムで制御するのにますます多く利用されるようにな
っている。たとえコンピュータの出力する結果が部分的
に正しくても危機的状態になって再構成を行うのでは、
部分的に欠陥のあるコンピュータを用いて計算を継続す
るよりもはるかに悪い結果を引き起こすことがある。と
いうのは、再構成を行うことによってコンピュータが実
行中の計算結果と中間結果を失う可能性があるからであ
る。
本発明のコンピュータは、様々な構成要素中に故障があ
る場合にはそれを検出し、システムの再構成を実行すべ
き最も適切な時期を決定し、さらに、実際にシステムの
再構成を実行する。
問題点を解決するための手段 本発明によれば、複数の計算用プロセッサを備え、故障
が発生した際にこれらプロセッサの任意の１つと置換す
ることのできる冗長プロセッサを少なくとも１個備えて
いることを特徴とするコンピュータが提供される。
本発明は、添付の図面を参照した以下の説明によりさら
によく理解できよう。なお、本発明が以下の実施例に限
定されることはない。
第１図〜第１２図を通じて同一の要素には同一の参照番
号を付しである。
実施例 第１図は本発明の並列コンビ二−タ（単一命令、複数デ
ータストリーム、すなわち、ＳＩＭＤ）の一実施例を示
す図である。このコンピュータはＮ個のプロセッサ１０
０を備えている。これらプロセッサ１００は、例えば、
慣号処理に必要とされる高性能ディジタルプロセッサで
ある。このようなプロセッサ１００の一例が第２図に図
示されている。
各プロセッサ１００はデータ用メモリ３に接続されてい
る。
各プロセッサ１００は、バス４１を介して専用メモリバ
ンク３に接続されていることが好ましい。
また、各プロセッサ１００は、２つのバス４１を介して
２分割されたメモリ３に接続されていることが好ましい
。
さらに、プロセッサ１００同士は、バス５０を介して相
互にデータの伝送が可能であることが好ましい。
このとき、バス５０はリング状のバスであることが好ま
しい。
本発明のコンピュータは、プロセッサ１００が正常に動
作するのに必要とされる命令をバス５０１を介して与え
るシーケンサ５０２を備えることが好ましい。このシー
ケンサ５０２は、バス４５を介してプログラム用メモリ
３１に接続されている。
プロセッサ１００により処理されるデータは、このプロ
セッサ１００が計算を実行している間はメモリバンク３
にロードされていることが好ましい。
バス５１に出力されているデータをメモリ３にロードす
る際には、直接メモリアクセスシーケンサ５０４によっ
てロード状態が監視される。この直接メモリアクセスシ
ーケンサは、バス５３を介してプログラム用メモ＋Ｊ３
０に接続されている。
本発明のコンピュータの第１の実施例によると、メモリ
バンク３は直接メモリアクセス専用のデータバスを備え
ている。
メモリバンク３とのデータ交換は、バス４１を介してプ
ロセッサ１００により実行されることが好ましい。この
解決方法には、本発明のコンピュータの接続を簡単にで
きるという利点がある。
！接メモリアクセスシーケンサ５０４ハ、バス４７を介
してプロセッサ１００に接続されている。直接メモリア
クセスシーケンサ５０４は、このバス４７を用いて利用
することになる直接アクセスモードを選択し、バス５１
から伝送されるデータに対してメモリ３のアドレスを選
択する。
プロセッサ１００は、メモリ３に記憶されるデータを複
数の大容量バス５４を介して受信することが好ましい。
複数のバスを用いると、伝送されるデータの伝送速度が
大きくなる。
本発明のコンピュータは、複数のバス５４に出力される
データを各プロセッサ１００の単一の入出力バス５１に
伝送するための受信回路４８０を備えることが好ましい
。人出力バス５１は短いので、その通過帯域は例えばバ
ス５４の全通過帯域の和に等しい。
別の実施例では、人出力パス５１０通過帯域はさらに狭
い。
受信回路４８０は、バス５４との電気的整合をとるのに
も利用できることが好ましい。すると、このバス５４の
データ伝送速度が大きくなる。
受信回路４８０に例えば三状態電子装置を備えることに
より、プロセッサ１００をバス５４と電気的に分離でき
ることが好ましい。この電気的分離を行うにより、受信
回路４８０が１つを除いてすべて高インピーダンスとな
っている場合には、低インピーダンスの受信回路を有す
るプロセッサ１００からバス５４にデータを伝送するこ
とができる。各受信回路４８０には、直接メモリアクセ
スシーケンサ５０４からもバス５５を介して操作命令の
一部が人力される。それ以外の命令は、対応するプロセ
ッサ１００からバス５６を介して直接に人力される。
本発明のコンビエータは、正常に動作していることを監
視するマスクプロセッサ１０１を備えていることが好ま
しい。このマスクプロセッサ１０１は例えば汎用プロセ
ッサである。
本発明のコンピュータの一実施例によると、マスクプロ
セッサ１０１は、モトローラ・カンパニー（Ｍ［１ＴＯ
ＲＯＲＡ　Ｃｏｍｐａｎｙ）により市販されティる汎用
マイクロプロセッサの６８０００シリーズのものである
。
マスクプロセッサ１０１　として、例えば・モトローラ
・カンパニーのマイクロプロセッサ６８０２０を用いる
。ところで、マスクプロセッサ１０１の計算能力はプロ
セッサ１００の計算能力よりも数段劣っている。しかし
、本発明のコンピュータが正常に動作していることを監
視するにはこのマスクプロセッサの計算能力でも十分で
ある。マスクプロセッサ１０１は、バス４２を介して制
御装置であるフロントエンドコンピュータ等に接続され
ている。マスクプロセッサは、この制御装置から出力さ
れた実行すべき計算に関する命令を受信する。゛マスタ
プロセッサ１０１は、バス４３を介して上流と下流の処
理装置に接続されている。ここにいう「上流の処理装置
」とは、信号を処理するためのアナログ装置および／ま
たはディジタル装置のことである。上流の処理装置とし
ては、例えば、サンプラー、高速フーリエ変換コンピュ
ータを挙げることができる。下流の処理装置は、本発明
のコンピュータによる計算結果を利用することができる
。下流の処理装置としては、例えば汎用コンピュータを
挙げることができる。さらに、マスクプロセッサ１０１
は、データバス４８とバス５３を介してメモリ３０に接
続されている。
マスクプロセッサＩＱＬは、バス４４とバス４５ヲ介し
てメモリ３１に接続されている。このマスクプロセッサ
は従って、直接メモリアクセスシーケンサ５０４に接続
されたメモリ３０と、シーケンサ５０２に接続されたメ
モリ３１とを用いてコンピュータの正常動作に必要とさ
れるプログラムをロードすることができる。これらプロ
グラムは、第１図には図示していない大容量記憶装置で
ある磁気ディスクや磁気テープからロードされる。
さらに、マスクプロセッサ１０１は、コントロールバス
４９を介して直接メモリアクセスシーケンサ５０４に接
続されている。
この直接メモリアクセスシーケンサ５０４は、上流の処
理装置からバス５４を介して供給される処理すべきデー
タ列を動作中の各プロセッサ１００に分配する。これと
同時に、シーケンサ５０２は各プロセッサ１００に番号
を付けてジョブを割当てる。全プロセッサ１００がバス
５０１を介して同一の命令を受信するかぎりは、どのプ
ロセッサ１００　も同じ処理操作を実行する。しかし、
各プロセッサ１００は、受信回路４８０との接続用のコ
ントロールバス５６を備えている。従って、各プロセッ
サ１００は、実行した計算結果に応じて対応する受信回
路４８０に対して作用を及ぼす。
第１図に示した本発明のコンビス−夕は極めて強力では
あるが非常に複雑である。従って、計算のエラーは、装
置の内部の欠陥により発生する可能性がある。このよう
なエラーが拡がるのを防ぐため、本発明のコンピュータ
は、特に、所定のバスにバリティコーダとエラー訂正器
を備えている。
エラーの検出と訂正は、例えばバス５４．５１．４７．
５０．４１．５０１で行われる。
エラーがあるバス内で検出されたときには、このエラー
はステータスレジスタ内に記憶されることが好ましい。
エラーがバス内で検出されないときにはステータスレジ
スタの内容はゼロである。
エラーが検出されると、そのバスに対応するステータス
レジスタの内容が１になる。
各プロセッサのステータスレジスタの内容全体に関する
情報は、バス４６を介してシーケンサ５０２に常に送ら
れていることが好ましい。
必要とされる帯域幅を狭くするため、全プロセッサ１０
０は同時に同じバス４６にデータを出力する。
帯域幅を狭（するには、テスト結果の出力線をすべて１
個のＯＲゲートに接続する。さらに、バス４６は１ビツ
トを伝達するバスである。このような構成にすると、必
要とされる装置が最小になり、シーケンサ５０２には故
障が起こったことのみが知らされてその場所と程度は知
らされない。シーケンサ５０２がプロセッサ１００の全
部または一部のステータスレジスタの内容を例えばバス
５０を介して読出すことができるのは、故障が発生し、
かつ、シーケンサ５０２がその必要を認めたときだけで
ある。
本発明のコンピュータはさらに、冗長プロセッサ１００
に計算を正確に実行させるのに必要とされるＨ個のプロ
セッサを備えている。これら冗長プロセッサ１００は、
計算を行っているプロセッサに異常のあることが判明し
たときにこの故障プロセッサと置換することができる。
例えば、本発明のコンピュータは１８個のプロセッサ１
００を備えている（Ｎ＝１８）。そのうちの１６個は、
計算を実行するのに同時に使用される。本発明のコンピ
ュータにより計算が実行されるときには、計算に用いら
れるＨ個のプロセッサ１００のそれぞれにシーケンサ５
０２が番号を割当てる。
各プロセッサは、コンピュータ内の物理的位置に依存し
た番号を割当てられることが好ましい。
さらに、計算を実行するＨ個のプロセッサは、バス５０
を介して例えば動作開始用の１ビツトの制御信号を受信
する。このビットは各プロセッサ１００内に記憶される
。
（Ｎ−Ｈ）個の冗長プロセッサは計算には利用されない
。
本発明のコンピュータの第１の変形例によると、これら
冗長プロセッサは、動作停止状態にあるか、または、低
消費電力の構成になっている。
本発明のコンピュータの第２の変形例によると、プロセ
ッサ１００は動作状態を保つために任意の計算を実行す
る。この計算結果は伝送されることも利用されることも
ない。
本発明のコンピュータの第３の変形例によると、冗長プ
ロセッサ１００は、有用な計算を実行しているＨ個のプ
ロセッサ１００と同じ計算を実行する。
しかし、これら冗長プロセッサ１００により実行された
計算の結果は考慮されない。
非動作状態のプロセッサには、例えば１ビツトの停止命
令が人力される。このようにすると、特に１つの数字が
各プロセッサに割当てられている場合に、動作中のプロ
セッサと非動作状態のプロセッサに同一の１つの番号を
割当てることができる。
第１図に示した本発明のコンピュータにおいては、プロ
セッサ１００のみが物理的に冗長である。
このようにするのは、まず第１に、プロセッサ１００の
計算能力が使用されている他の装置よりもはるかに優れ
ており、その結果としてより複雑になり、かつ、故障が
起こる可能性が大きくなるからである。第２の理由とし
ては、本発明のコンピュータが複数（Ｈ個）のプロセッ
サ１００を備えているため、使用する装置の数を２倍に
する必要がないことが挙げられる。　゛ 例えば同時に動作可能な１６個のプロセッサを備えるコ
ンピュータの場合には、１個（Ｎ＝１７）または２個（
Ｎ＝１８）の冗長プロセッサ１００が存在している。
同様に、同時に動作する３２個のプロセッサ（Ｈ＝３２
）を備える本発明のコンピュータの別の実施例において
は、３個（Ｎ＝３５）または４個（Ｎ＝３６）の冗長プ
ロセッサ１００が存在している。
本発明のコンピュータのマスクプロセッサ１０１以外の
構成要素の数を２倍にすることが本発明に含まれること
は容易に理解できよう。マスクプロセッサ１０１は故障
の検出とシステムの再始動を監視するので、１個のみで
ある必要がある。しかし、使用されるプロセッサが市販
されている信頼性のある集積回路の形態となっているの
であれば、マスクプロセッサが１個のみであることに何
ら問題はない。
マスクプロセッサ１０１に対しては、使用前に徹底的な
テストとバーン・インを行うことが好ましい。
本発明の別の実施例のコンピュータは、例えば、直接メ
モリアクセスシーケンサ５０４と、メモリ３０またはメ
モリ３０の一部と、シーケンサ５０２と、メモリ３１ま
たはメモリ３１の一部と、（Ｎ−Ｈ）個のプロセッサ１
００を備えている。これら要素は、バス４６、次いでバ
ス４５とバス４４を介してマスクプロセッサ１０１　に
接続されている。このマスクプロセッサ１旧は故障の発
生位置を同定することが可能であり、さらに、必要であ
条と判断した場合にはシステムの再構成を行うことがで
きる。
マスクプロセッサは、システムが危機状態にあるかない
か、すなわち、計算を瞬間的に停止させるのがその時点
で極めて危険であるかどうかをバス４２を介して受信し
たデータを用いて決定することが好ましい。
システムが危機状態にある場合には、マスクプロセッサ
１０１は、可能であれば、可能なかぎりシステムの部分
的再構成を行う。例えば、あるプロセッサ１００が誤っ
た結果を出力する場合には、このプロセッサは受信回路
４８０によりバス５４と分離される。正常状態でこのプ
ロセッサ１００により実行されていたジョブはまったく
考慮されない。
これに対してリング状のバス５０が断線した場合には、
マスクプロセッサ１０１はこのリング状バス　−５０の
反対方向に必要なデータを伝送してこのデータを所望の
目的地に到達させる。
（Ｎ−Ｈ）個の非動作状態のプロセッサ１００はバス５
０からは無視される。
第２図は本発明のプロセッサ１００の一実施例を示す図
である。図を見やすくするため、バスとしてはデータバ
スのみが図示されている。この第２図に示した本発明の
プロセッサ１００は、算術論理ユニット（ＡＬＵ）１３
と、乗算器１４と、レジスタバンク２を備えている。通
信装置１６は、計算に必要とされるデータを、算術論理
ユニット１３と、乗算器１４と、レジスタバンク２の入
力に供給するのに使用される。同様に、この通信装置１
６は、算術論理ユニット１３と乗算器１４における計算
結果を集めるのに使用するとともに、レジスタバンク２
のレジスタ２に記憶されているデータを読出すのにも用
いられる。さらに、この通信装置１６は、双方向バス４
３を介してメモリインクフェイス５に接続され、バス５
２を介して計算に必要とされる定数Ｋを与えることので
きる装置（図示せず）に接続され、双方向バス４８を介
して外部通信装置１５に接続されている。外部通信装置
１５は、例えば、本発明のプロセッサ１００をいくつか
リング状に接続することのできる通信インクフェイスで
ある。例えば各プロセッサ１００は、隣接する左右のプ
ロセッサに接続される。この場合、データは、次々とプ
ロセッサを通過して所定のプロセッサに到達する。
このタイプの装置はフランス国特許第８３１５６４９号
に記載されている。
本発明のプロセッサ１００は直接メモリアクセスプロセ
ッサ１２とアドレスプロセッサ１１を備えることが好ま
しい。メモリインクフェイス゛５からはＲＡＭ３にアク
セスすることができる。このＲＡＭ３は２つのメモリバ
ンクからなり、それぞれがバス４１を介してメモリイン
クフェイス５に接続されていることが好ましい。各メモ
リバンクは、複数のメモリページに分割されていること
が好ましい。
なお、メモリページの総数は、プロセッサ１００のパイ
プラインの段数と等しいことが好ましい。第２図に示し
た実施例においてはプロセッサ１００はパイプラインの
段数が４であり４つの仮想プロセッサと等しいので、各
メモリバンク３“はメモリページが２ページである。す
なわち、一方のメモリバンクはメモリページ３０と３２
を備え、もう一方のメモリバンクはメモリページ３１と
３３を備える。
メモリ３内のデータにアクセスするため、アドレスプロ
セッサ１１は読出すべきデータのアドレスをアドレスバ
ス（図示せず）に出力する。データは、バス４１を介し
てメモリインクフェイス５に伝送され、さらに、バス４
３を介して通信装置１６に伝送される。この通信装置１
６は、算術論理ユニット１３、乗算器１４、レジスタバ
ンク２および／または外部通信装置１５にデータを伝送
する。
メモリインクフェイス５はさらに、入出力バス５１にも
接続されている。
直接メモリアクセスプロセッサ１２は、メモリインタフ
ェイス５のバス５１を介してメモリ３の読出しまたは書
込みを行うのに用いることができる。
この場合、通信装置１６を経由する必要はない。ＲＡＭ
３を２つのメモリバンクに分割しであるため、一方のメ
モリバンクにおいては直接にメモリのアクセスが行われ
、他方のメモリバンクにおいては通信装置１６を介して
データの交換が行われる。
通信装置１６は、算術論理ユニット１３の２つの入力と
、乗算器１４の２つの入力と、外部通信装置１５０１つ
の入力と、レジスタバンク２０２つの入力と、メモリイ
ンタフェイス５の１つの入力と、定数供給用バス５２の
１つの出力と、算術論理ユニット１３の１つの出力と、
乗算器１４の１つの出力と、レジスタバンク２０２つの
出力と、外部通信装置１５０１つの出力とに接続されて
いることが好ましい。この通信装置１６は、受信した命
令に応じて所望の様々な相互接続を行う。
本発明の一実施例によると、通信装置１６は複数のマル
チプレクサを備えている。例えば、通信装置１６は、８
個のマルチプレクサを備えている。これらマルチプレク
サは、７対１である、すなわち、可能な７個の出力から
１個の出力を選択する。
この通信装置１６により、本発明のプロセッサは所望の
いくつかの計算を実行する。相互接続に関する命令は、
プログラム用メモリまたはシーケンサくいずれも図示せ
ず）から与えられる。アドレスプロセッサ１１は、メモ
リインタフェイス５とメモリ３を接続するバス４１に接
続されている。このアドレスプロセッサ１１は、アドレ
スバスを介してＲＡＭ３に接続されている。
本発明の別の実施例によると、コンピュータの各構成要
素はオンライン・テスト装置となっている。操作実行中
に欠陥が検出された場合には、ステータスレジスタの内
容が変化する。
第３図は、インディケータレジスタとステータスレジス
タを備える本発明のコンピュータの別の実施例を示す図
である。これらレジスタには、本発明のプロセッサ１０
０のステータスに関するデータが入力されて、所定の操
作の許可または禁止の制御がなされる。インディケータ
レジスタ７２には算術論理ユニット１３からの指示信号
Ｉが入力される。このインディケータレジスタは、指示
信号Ｉをステータスレジスタ７１に伝送する。この信号
に加えて、インディケータレジスタ７２とステータスレ
ジスタ７１にはシステムが正常に動作するのに必要とさ
れる外部からのデータが入力される。ステータスレジス
タとインディケータレジスタに記憶される指示信号は、
いずれも、算術論理ユニット１３に接続されたマルチプ
レクサ６３により多重化された２８ビツトのバスを介し
て直接に読出される。
インディケータレジスタ７２は、算術論理ユニット１３
により制御することができるだけでなく、プロセッサ１
００の外部から制御することもできるカウンタを備える
ことが好ましい。このカウンタは例えばイベントカウン
タである。
インディケータレジスタ７２、ステータスレジスタ７１
、それに、算術論理ユニット１３に対するアクセス信号
のうちの所定のものは、インバータ７３により反転され
る。
第４図は、ステータスレジスタと本発明のプロセッサ１
００の各バスとの接続の様子を示す図である。これらバ
スをすべて考慮することはできないが、本発明のコンピ
ュータが故障する可能性は小さい。第４図に示した実施
例においては、故障に関する全データはできるだけ少な
くなるようにして、エラー信号の記憶力よび伝送用の装
置を最小にする。例えば、ステータスレジスタ７１は各
バスで検出されたパリティエラーに関するデータのみを
１ビツトで記憶する。
例えば、バス４７は２５ビツトと１パリテイピツトを含
み、バス５１は２４ビツトと４パリテイビツトを含み、
バス５０１は５１ビツトと１または３パリテイビツト（
受信の時期により異なる）を含み、バス５２は１２ビツ
トと４パリテイビツトを含み、各バス５０は１２ビツト
と４パリテイビツトを含み、各バス４１は４８ビツトと
４パリテイビツトを含んでいる。
上記の各バスは、有効化装置８０に接続されている。
各有効化装置は、パリティエラーが検出されたときに例
えば１ビツトのデータをステータスレジスタ７１に記憶
させる。このステータスレジスタ７１の内容は、第１図
に示したシーケンサ５０２を用いてバス５０を介して並
列に読出すことができる。シーケンサ５０２は、各プロ
セッサ１００のステータスレジスタ７１の内容を例えば
メモリ３１に記憶させる。
従って、マスタブロセッ＋１０１は、メモリ３１内に記
憶されている全プロセッサ１００のステータスレジスタ
の内容をバス４５とバス４４を介して知ることができる
。
有効化装置８０から出力される信号の１つが１である場
合にはいつでも、本発明のコンピュータに操作上の問題
があることをシーケンサ５０２に知らせるためにバス４
６に１ビツトの信号が出力される。
第５図は、本発明のコンピュータの再構成を可能にする
マスクプロセッサ１０１および／またはシーケンサ５０
２により実行されるプログラムのフローチャートである
。
参照番号６０において操作エラーが検出されたかどうか
が確君忍される。
操作エラーが検出されなかった場合には、プログラムは
ループ６１を通って参照番号６０に戻る。
操作エラーが検出された場合には、プログラムは参照番
号６３に進む。
参照番号６３においては、エラー源とエラーの程度が同
定される。
次いでプログラムは参照番号６４に進む。
参照番号６４においては、故障したプロセッサを除去す
ることによってシステムを再構成する。
次いでプログラムは参照番号６５に進む。
参照番号６５においては、本発明のコンピュータの再構
成が完了する。
第６図は、第５図のプログラムとは別のプログラムの実
施例のフローチャートである。
参照番号６６においては、システムが危機状態にあるか
どうかが確認される。
システムが危機状態にある場合には、プログラムは参照
番号６５に進む。
参照番号６５においては、システムの再構成がストップ
する。
システムが危機状態にない場合には、プログラムは参照
番号６０に進む。
参照番号６０においては、操作エラーが検出されたかど
うかが確言忍される。
操作エラーが検出されなかった場合には、プログラムは
ループ６１を通って参照番号６０に戻る。
操作エラーが検出された場合には、プログラムは参照番
号６３に進む。
参照番号６３においては、エラー源とエラー〇程度が同
定される。
次いでプログラムは参照番号６４に進む。
参照番号６４においては、システムが再構成される。
次いでプログラムは参照番号６５に進む。
参照番号６５にふいては、本発明のコンピュータの再構
成が完了する。
第７図は、第５図のプログラムとは別のプログラムの実
施例のフローチャートである゛。
参照番号６０において操作エラーが検出されたかどうか
が確認される。
操作エラーが検出されなかった場合には、プログラムは
参照番号６０に戻る。
操作エラーが検出された場合には、プログラムは参照番
号６６に進む。
参照番号６６においては、本発明のコンピュータが危機
状態にあるかどうかが確認される。
本発明のコンピュータが危機状態にある場合には、プロ
グラムは参照番号６０に戻る。。
本発明のコンピュータが危機状態にない場合には、プロ
グラムは参照番号６３に進む。
参照番号６３においては、エラー源とエラーの程度が同
定される。
次いでプログラムは参照番号６４に進む。
参照番号６４においては、システムが再構成される。
次いでプログラムは参照番号６５に進む。
参照番号６５においては、プログラムの実行がストップ
する。
第８図は、第５図のプログラムとは別のプログラムの実
施例のフローチャートである。
参照番号６０において操作エラーが検出されたかどうか
が確δ忍される。
操作エラーが検出されなかった場合には、プログラムは
参照番号６０に戻る。
操作エラーが検出された場合には、プログラムは参照番
号６３に進む。
参照番号６３にふいては、エラー源とエラーの程度が同
定される。
次いでプログラムは参照番号６６に進む。
参照番号６６においては、本発明のコンピュータが危機
状態にあるかどうかが確認される。
本発明のコンピュータが危機状態にある場合には、プロ
グラムは参照番号６０に進む。
本発明のコンピュータが危機状態にない場合には、プロ
グラムは参照番号６４に進む。
参照番号６４においては、システムが再構成される。
次いでプログラムは参照番号６５に進む。
参照番号６５においては、プログラムの実行がストップ
する。
図示しない別の実施例によると、危機状態にい（つかの
閾値を設定することが可能である。例えば、閾値は、ま
ず最初にエラー検出ステップ６０とエラー源およびエラ
ーの程度の同定ステップ６３の間で検出される。次に閾
値が検出されるのは、エラー源およびエラーの程度の同
定ステップ６３とシステムの再構成ステップ６４の間で
ある。
第９図は、第７図と第８図のエラー源とエラーの程度の
同定ステップ６３におけるサブプログラムのフローチャ
ートである。
参照番号６３１においては、本発明のコンピュータの計
算がストップする。
次いでプログラムは参照番号６３２に進む。
参照番号６３２にふいては、テストされた全装置のうち
の例えばステータスレジスタ、さらに特定するならばプ
ロセッサ１００のステータスレジスタが、バス５０を介
して読出される。
次いでプログラムは参照番号６３３に進む。
参照番号６３３にふいては、第１図のマスクプロセッサ
１０１がメモリ３１に記憶されている値を読出す。
次いでプログラムは参照番号６３４に進む。
参照番号６３４においては、マスクプロセッサ１０１が
、本発明のコンピュータに発生した故障の源とその程度
を同定する。
第１０図は、本発明のコンピュータの再構成法の別の実
施例のフローチャートである。この図は、第５図のステ
ップ６４に対応する。
参照番号６４１においては、本発明のコンビ５−夕の計
算がストップする。
次いでプログラムは参照番号６４２に進む。
参照番号６４２においては、プロセッサ１００が動作を
開始する。
次いでプログラムは参照番号６４３に進む。
参照番号６４３においては、プロセッサ１００を再び始
動させることのできるプロセッサ１００のインクフェイ
スにデータが書込まれる。
次いでプログラムは参照番号６４４に進む。
参照番号６４４においては、データがプロセッサ１００
のステータスレジスタに書込まれる。
第１１図は、本発明のコンピュータの再構成法の別の実
施例のフローチャートである。この図は、第５図のステ
ップ６４に対応する。
参照番号６４５においては、マスクプロセッサが、コン
ピュータ内の利用可能なプロセッサ１００の数を読出す
。
次いでプログラムは参照番号６４６に進む。
参照番号６４６においては、コンピュータのプロセッサ
１００に番号が付け直される。
コンビコータ内の動作中の全プロセッサは、物理的位置
の順番で番号が付け直されることが好ましい。このよう
にすると、このコンピュータの操作アルゴリズムを簡単
にすることができる。しかし、各レジスタと各メモリに
記憶されている計算結果が失われないようにするために
は、（番号の上で）前段の全プロセッサ１００を動作さ
せたままにしておくことが可能である。冗長プロセッサ
１００は、故障したプロセッサの番号を受は継いでこの
故障プロセッサと置換される。
次いでプログラムは参照番号６４７に進む。
参照番号６４７においては、正常に動作しているプロセ
ッサの数（Ｎ）が使用可能なプロセッサの数（Ｈ）より
も小さいかどうかが確認される。
正常に動作しているプロセッサの数（Ｎ）が使用可能な
プロセッサの数（Ｈ）よりも小さくない場合には、プロ
グラムは参照番号６４９に進む。
正常に動作しているプロセッサの数（Ｎ）が使用可能な
プロセッサの数（Ｈ）よりも小さい場合には、プログラ
ムは参照番号６４８に進む。
参照番号６４８においては、利用できるプロセッサ１０
０の数が減少して、コンピュータを縮小モードで動作さ
せることができるようにアルゴリズムが変更される。こ
の場合、マスクプロセッサ１０１が、バス４４と４５を
介してメモリ３１からプログラムを再ロードさせ、バス
４８と５３を介してメモリ３０からプログラムを再ロー
ドさせる。
次いでプログラムは参照番号６４９に進む。
参照番号６４９においては、プロセッサ１００が再初期
化される。
次いでプログラムは参照番号６５０に進む。
参照番号６５０においては、コンピュータが再＆動作を
開始する。
次いでプログラムは参照番号６５１に進む。
参照番号６５１゛にふいては、本発明のコンピュータの
再構成が完了する。
第１２図は、エラー源とエラーの程度を同定するサブプ
ログラムの実施例のフローチャートである。
このフローチャートは、第５図のステップ６３に対応し
ており、ステータスワードの読出しがリング状に接続さ
れたバス５０を介して行われるコンピュータを構成する
のに適している。
参照番号６４１においては、計算がス）７プする。
参照番号６４７においては、システムの故障を示すビッ
トがバス４６に出力される。
次いでプログラムは参照番号６４８に進む。参照番号６
４８においては、ステータスレジスタ７１の内容が、リ
ング状バス５０上で１単位ずれる。
次いでプログラムは参照番号６４９に進む。
参照番号６４９においては、ステータスレジスタ７１の
内容がバス５０に読出される。
次いでプログラムは参照番号６５０に進む。
参照番号６５０においては、カウンタの値が１単位増加
する。
この参照番号６５００次には、プログラムは参照番号６
５１に進む。
参照番号６５１においては、全プロセッサ１００のステ
ータスレジスタ７１の値が読出されているかどうかが確
かめられる。
全プロセッサ１００のステータスレジスタ７１の値が読
出されている場合には、プログラムは参照番号６４８に
進む。
全プロセッサ１００のステータスレジスタ７１の値が読
出されていない場合には、プログラムは参照番号６５２
に進む。
参照番号６５２においては、マスクプロセッサが、コン
ビコータ内の故障している要素を同定し、その程度も同
定する。
発明の効果 本発明は、処理能力の大きいベクトルコンビコータを製
造するのに応用することができる。
本発明は特に、２次元および３次元画像の計算、信号処
理、その中でも特に、レーダ信号や音波信号の処理、科
学計算のほか、工業プロセスにおけるモニタに応用する
ことができる。
【図面の簡単な説明】
第１図は、本発明のコンビコータの一実施例の構成を示
す図である。 第２図は、第１図のコンピュータに含まれるプロセッサ
の構成を示す図である。 第３図は、第１図のコンピュータの算術論理ユニットと
インディケータレジスタの構成を示す図である。 第４図は、第１図のコンピュータに含まれるプロセッサ
の構成を示す図である。 第５図は、本発明のコンピュータに用いられている再構
成方法を説明するフローチャートである。 第６図は、本発明のコンピュータに用いられている再構
成方法を説明するフローチャートである。 第７図は、本発明のコンピュータに用いられている再構
成方法を説明するフローチャートである。 第８図は、本発明のコンピュータに用いられている再構
成方法を説明するフローチャートである。 第９ｒｌ！Ｊは、本発明のコンピュータに用いられてい
る再構成方法を説明するフローチャートである。 第１θ図は、本発明のコンピュータに用いられている再
構成方法を説明するフローチャートである。 第１１図は、本発明のコンピュータに用いられている再
構成方法を説明するフローチャートである。 第１２図は、本発明のコンピュータに用いられている再
構成方法を説明するフローチャートである。 （主な参照番号） ２・・レジスタバンク、 ３・・メモリ　（ＲＡＭ）、 ５・・メモリインクフェイス、 １１・・アドレスプロセッサ、 １２・・直接メモリアクセスプロセッサ、１３・・算術
論理ユニット（ＡＬＵ）、１４・・乗算器、　　　　　
　１５・・外部通信装置、１６・・通信装置、　　　　
　３０．３１・・メモリ、４１．４２．４３．４４．４
５．４６．４７．４８．４９．５０．５１．５３．５４
．５５．５６．５０１　　・・バス、６３・・マルチプ
レクサ ７１・・ステータスレジスタ、 ７２・・インディケータレジスタ、 ８０・・有効化装置、　　　　１００　　・・プロセッ
サ、１０１　　・・マスクプロセッサ

Claims (16)

    【特許請求の範囲】
  1. （１）複数の計算用プロセッサを備え、故障が発生した
    際にこれらプロセッサの任意の１つと置換することので
    きる冗長プロセッサを少なくとも１個備えていることを
    特徴とするコンピュータ。
  2. （２）動作中の全プロセッサに実行すべき命令を同時に
    与えることのできるシーケンサを備えることを特徴とす
    る特許請求の範囲第１項に記載のコンピュータ。
  3. （３）計算の開始時に、各プロセッサに番号が割当てら
    れることを特徴とする特許請求の範囲第１項に記載のコ
    ンピュータ。
  4. （４）上記プロセッサをリング状に接続するバスを備え
    ることを特徴とする特許請求の範囲第１項に記載のコン
    ピュータ。
  5. （５）上記プロセッサの１つに故障が発生した際に、動
    作中のプロセッサの番号が上記コンピュータ内の物理的
    位置に応じて変更されることを特徴とする特許請求の範
    囲第３項記載のコンピュータ。
  6. （６）上記プロセッサの１つに故障が発生した際に、冗
    長プロセッサに対してこの故障プロセッサの番号が割当
    られることを特徴とする特許請求の範囲第３項に記載の
    コンピュータ。
  7. （７）計算が始まるときにシステムを初期化し、各プロ
    セッサの番号の付け直しを行い、故障後に再び上記コン
    ピュータを始動させることのできる汎用プロセッサを備
    えることを特徴とする特許請求の範囲第１項に記載のコ
    ンピュータ。
  8. （８）上記汎用プロセッサがマイクロプロセッサである
    ことを特徴とする特許請求の範囲第７項に記載のコンピ
    ュータ。
  9. （９）上記汎用プロセッサが、システムの再構成を行う
    ほうが部分的に異常のあるコンピュータを使って計算を
    続けるよりも以後は問題が少ないという時点を決定する
    ことができることを特徴とする特許請求の範囲第１項に
    記載のコンピュータ。
  10. （１０）上記汎用プロセッサが、上記コンピュータを構
    成する少なくとも１つのプロセッサの故障の効果を最小
    にするためにこのコンピュータの部分的再構成を行い、
    次いで、完全な再構成を行うほうがこのコンピュータに
    与えられたジョブを実行するよりも問題が少ない時点で
    このコンピュータ全体の再構成操作を実行可能であるこ
    とを特徴とする特許請求の範囲第９項に記載のコンピュ
    ータ。
  11. （１１）故障したプロセッサの数が冗長プロセッサの数
    よりも多い場合には、縮小モードで動作して、正常に動
    作している各プロセッサに実行すべき計算を分配するこ
    とを特徴とする特許請求の範囲第１項に記載のコンピュ
    ータ。
  12. （１２）故障の際に置換される可能性のあるプロセッサ
    が、自身の異常に関するデータを記憶することのできる
    レジスタを備えることを特徴とする特許請求の範囲第１
    項に記載のコンピュータ。
  13. （１３）上記プロセッサの異常に関するデータが、デー
    タ伝送の間に行うパリテイエラーの検出の際の反転され
    た１つのビットであることを特徴とする特許請求の範囲
    第１２項に記載のコンピュータ。
  14. （１４）エラーが検出されるごとに、バスを介してデー
    タが１つ上記シーケンサに送られることを特徴とする特
    許請求の範囲第１２項に記載のコンピュータ。
  15. （１５）上記汎用プロセッサおよび／または上記シーケ
    ンサが、異常の際にデータを記憶することのできる上記
    レジスタの内容を一連のバスを介して読出すことが可能
    であることを特徴とする特許請求の範囲第１２項に記載
    のコンピュータ。
  16. （１６）上記プロセッサが、該プロセッサを停止させる
    命令を受信可能であることを特徴とする特許請求の範囲
    第１項に記載のコンピュータ。
JP62277239A 1986-10-31 1987-10-31 構成の変更が可能なコンピュータ Pending JPS63141139A (ja)

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FR8615241 1986-10-31
FR8615241A FR2606184B1 (fr) 1986-10-31 1986-10-31 Dispositif de calcul reconfigurable

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JPS63141139A true JPS63141139A (ja) 1988-06-13

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JP62277239A Pending JPS63141139A (ja) 1986-10-31 1987-10-31 構成の変更が可能なコンピュータ

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US (1) US4891810A (ja)
EP (1) EP0272165B1 (ja)
JP (1) JPS63141139A (ja)
DE (1) DE3781873T2 (ja)
FR (1) FR2606184B1 (ja)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0358785B1 (de) * 1988-09-12 1993-11-24 Siemens Aktiengesellschaft Einrichtung zum Betrieb eines redundanten Mehrrechnersystems für die Steuerung eines elektronischen Stellwerkes in der Eisenbahnsignaltechnik
ES2052856T3 (es) * 1988-10-28 1994-07-16 Siemens Ag Procedimiento para el funcionamiento de instalaciones de conmutacion de telecomunicaciones controladas de forma centralizada.
US5689647A (en) * 1989-03-14 1997-11-18 Sanyo Electric Co., Ltd. Parallel computing system with processing element number setting mode and shortest route determination with matrix size information
US5133073A (en) * 1990-05-29 1992-07-21 Wavetracer, Inc. Processor array of N-dimensions which is physically reconfigurable into N-1
US5280607A (en) * 1991-06-28 1994-01-18 International Business Machines Corporation Method and apparatus for tolerating faults in mesh architectures
US5333274A (en) * 1991-10-15 1994-07-26 International Business Machines Corp. Error detection and recovery in a DMA controller
US5313628A (en) * 1991-12-30 1994-05-17 International Business Machines Corporation Component replacement control for fault-tolerant data processing system
US5271014A (en) * 1992-05-04 1993-12-14 International Business Machines Corporation Method and apparatus for a fault-tolerant mesh with spare nodes
GB2268817B (en) 1992-07-17 1996-05-01 Integrated Micro Products Ltd A fault-tolerant computer system
US5574914A (en) * 1993-01-04 1996-11-12 Unisys Corporation Method and apparatus for performing system resource partitioning
US5513313A (en) * 1993-01-19 1996-04-30 International Business Machines Corporation Method for generating hierarchical fault-tolerant mesh architectures
US5515501A (en) * 1994-01-21 1996-05-07 Unisys Corporation Redundant maintenance architecture
US5491609A (en) * 1994-02-28 1996-02-13 Telepad Portable electronic platform system
AU2663095A (en) * 1994-06-10 1996-01-05 Sequoia Systems, Inc. Main memory system and checkpointing protocol for fault-tolerant computer system
US5603005A (en) * 1994-12-27 1997-02-11 Unisys Corporation Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed
US5717942A (en) * 1994-12-27 1998-02-10 Unisys Corporation Reset for independent partitions within a computer system
US5737514A (en) * 1995-11-29 1998-04-07 Texas Micro, Inc. Remote checkpoint memory system and protocol for fault-tolerant computer system
US5864657A (en) * 1995-11-29 1999-01-26 Texas Micro, Inc. Main memory system and checkpointing protocol for fault-tolerant computer system
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
US5675768A (en) * 1996-02-01 1997-10-07 Unisys Corporation Store software instrumentation package instruction
DE19651075A1 (de) * 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
US6279098B1 (en) 1996-12-16 2001-08-21 Unisys Corporation Method of and apparatus for serial dynamic system partitioning
DE19654595A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
DE19654593A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit
JP3961028B2 (ja) * 1996-12-27 2007-08-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データフロープロセッサ（ｄｆｐ）の自動的なダイナミックアンロード方法並びに２次元または３次元のプログラミング可能なセルストラクチャを有するモジュール（ｆｐｇａ，ｄｐｇａ等）
DE19654846A1 (de) * 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
US5960455A (en) * 1996-12-30 1999-09-28 Unisys Corporation Scalable cross bar type storage controller
US5970253A (en) * 1997-01-09 1999-10-19 Unisys Corporation Priority logic for selecting and stacking data
US5822766A (en) * 1997-01-09 1998-10-13 Unisys Corporation Main memory interface for high speed data transfer
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) * 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
CA2206737C (fr) * 1997-03-27 2000-12-05 Bull S.A. Architecture en reseau de machine informatique
US5890008A (en) * 1997-06-25 1999-03-30 Sun Microsystems, Inc. Method for dynamically reconfiguring a processor
US6219467B1 (en) * 1997-07-15 2001-04-17 Fuji Photo Film Co. Ltd. Image processing device
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US6067633A (en) * 1998-03-31 2000-05-23 International Business Machines Corp Design and methodology for manufacturing data processing systems having multiple processors
US7003660B2 (en) 2000-06-13 2006-02-21 Pact Xpp Technologies Ag Pipeline configuration unit protocols and communication
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
US20040015899A1 (en) * 2000-10-06 2004-01-22 Frank May Method for processing data
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
ATE437476T1 (de) 2000-10-06 2009-08-15 Pact Xpp Technologies Ag Zellenanordnung mit segmentierter zwischenzellstruktur
US6990555B2 (en) 2001-01-09 2006-01-24 Pact Xpp Technologies Ag Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)
US6449209B1 (en) * 2001-01-19 2002-09-10 Samsung Electronics Co., Ltd. Semiconductor memory device comprising more than two internal banks of different sizes
US7444531B2 (en) * 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9037807B2 (en) * 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7581076B2 (en) 2001-03-05 2009-08-25 Pact Xpp Technologies Ag Methods and devices for treating and/or processing data
US20090210653A1 (en) * 2001-03-05 2009-08-20 Pact Xpp Technologies Ag Method and device for treating and processing data
US7210129B2 (en) 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US20090300262A1 (en) * 2001-03-05 2009-12-03 Martin Vorbach Methods and devices for treating and/or processing data
US7844796B2 (en) * 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US7657877B2 (en) * 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) * 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7577822B2 (en) * 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
AU2003214046A1 (en) * 2002-01-18 2003-09-09 Pact Xpp Technologies Ag Method and device for partitioning large computer programs
EP1483682A2 (de) * 2002-01-19 2004-12-08 PACT XPP Technologies AG Reconfigurierbarer prozessor
ATE402446T1 (de) 2002-02-18 2008-08-15 Pact Xpp Technologies Ag Bussysteme und rekonfigurationsverfahren
US7017074B2 (en) * 2002-03-12 2006-03-21 Sun Microsystems, Inc. System architecture providing redundant components to improve die yields and system reliability
US8914590B2 (en) * 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US20060075211A1 (en) * 2002-03-21 2006-04-06 Martin Vorbach Method and device for data processing
WO2005010632A2 (en) * 2003-06-17 2005-02-03 Pact Xpp Technologies Ag Data processing device and method
US20110238948A1 (en) * 2002-08-07 2011-09-29 Martin Vorbach Method and device for coupling a data processing unit and a data processing array
AU2003286131A1 (en) * 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) * 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
AU2003289844A1 (en) 2002-09-06 2004-05-13 Pact Xpp Technologies Ag Reconfigurable sequencer structure
EP1611528A2 (de) * 2003-04-04 2006-01-04 PACT XPP Technologies AG Verfahren und vorrichtung für die datenverarbeitung
JP4700611B2 (ja) * 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
US7272813B2 (en) * 2004-09-15 2007-09-18 Omnivision Technologies, Inc. Transparent re-mapping of parallel computational units
EP1849095B1 (en) * 2005-02-07 2013-01-02 Richter, Thomas Low latency massive parallel data processing device
US7281942B2 (en) * 2005-11-18 2007-10-16 Ideal Industries, Inc. Releasable wire connector
JP2009524134A (ja) 2006-01-18 2009-06-25 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト ハードウェア定義方法
WO2008047179A1 (en) * 2006-10-20 2008-04-24 Freescale Semiconductor, Inc. Device having redundant core and a method for providing core redundancy
US8266476B2 (en) * 2006-11-09 2012-09-11 Sony Computer Entertainment Inc. Multiprocessor system, its control method, and information recording medium
US7856562B2 (en) * 2007-05-02 2010-12-21 Advanced Micro Devices, Inc. Selective deactivation of processor cores in multiple processor core systems
WO2010011813A1 (en) * 2008-07-23 2010-01-28 Alkermes, Inc. Complex of trospium and pharmaceutical compositions thereof
US8868975B2 (en) 2011-07-26 2014-10-21 International Business Machines Corporation Testing and operating a multiprocessor chip with processor redundancy
US10802929B2 (en) * 2018-01-03 2020-10-13 Tesla, Inc. Parallel processing system runtime state reload

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1572892A (en) * 1976-03-04 1980-08-06 Post Office Data processing equipment
US4231015A (en) * 1978-09-28 1980-10-28 General Atomic Company Multiple-processor digital communication system
US4347563A (en) * 1980-06-16 1982-08-31 Forney Engineering Company Industrial control system
US4412281A (en) * 1980-07-11 1983-10-25 Raytheon Company Distributed signal processing system
AU551032B2 (en) * 1981-03-31 1986-04-17 British Telecommunications Public Limited Company Safety arrangement in computer control system
US4486826A (en) * 1981-10-01 1984-12-04 Stratus Computer, Inc. Computer peripheral control apparatus
US4562575A (en) * 1983-07-07 1985-12-31 Motorola, Inc. Method and apparatus for the selection of redundant system modules
JPH0618377B2 (ja) * 1983-09-08 1994-03-09 株式会社日立製作所 伝送系
FR2569071B1 (fr) * 1983-09-30 1988-10-14 Thomson Csf Dispositif de traitement numerique de signal
US4709365A (en) * 1983-10-31 1987-11-24 Beale International Technology Limited Data transmission system and method
US4654846A (en) * 1983-12-20 1987-03-31 Rca Corporation Spacecraft autonomous redundancy control
DE3486257T2 (de) * 1984-01-09 1994-04-21 Hitachi Ltd Synchrones dezentralisiertes Verarbeitungssystem.
US4635184A (en) * 1984-12-17 1987-01-06 Combustion Engineering, Inc. Distributed control with mutual spare switch over capability

Also Published As

Publication number Publication date
EP0272165A1 (fr) 1988-06-22
FR2606184A1 (fr) 1988-05-06
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FR2606184B1 (fr) 1991-11-29
DE3781873T2 (de) 1993-02-11
US4891810A (en) 1990-01-02

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