JP3019409B2 - マルチプロセッサシステムのマシンチェックテスト方法 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 少なくとも、専用のインタフェース線（SCI）を通し
て、相互通信手段と，配下の各装置に対する試験診断を
実行する手段を備えたサービスプロセッサ（SVP）を有
するマルチプロセッサシステムにおけるマシンチェック
テスト方式に関し、 マシンチェックテストのテスト時間を短縮すると共
に、各装置でのマシンチェック機構を、即時に、且つ、
高速に試験することを目的とし、 複数個の同じ装置の何れかにマシンチェックエラーが
発生したとき、該同じ装置の他の装置に対して、上記イ
ンタフェース線（SCI）を介したサービスプロセッサ（S
VP）へのマシンチェックエラーの通知を特定の期間抑止
する手段を設けて、該サービスプロセッサ（SVP）か
ら、上記インタフェース線（SCI）を介して、該マルチ
プロセッサシステムを構成している複数個の同じ装置に
対して、並列に、試験診断の実行指示を行い、各装置
においてマシンチェックエラーが発生したとき、他の同
じ装置に対して、上記抑止手段でサービスプロセッサ
（SVP）へのマシンチェックの発生の通知を抑止し、該
発生した自己のマシンチェックエラー信号と，エラー情
報を、上記インタフェース線（SCI）を介する上記通
信手段により、該サービスプロセッサ（SVP）に通知す
るように構成する。

〔産業上の利用分野〕

本発明は、少なくとも、専用のインタフェース線（SC
I）を介して、相互通信手段と，配下の各装置に対する
試験診断を実行する手段を備えたサービスプロセッサ
（SVP）を有するマルチプロセッサシステムにおけるマ
シンチェックテスト方法に関する。

近年、コンピュータの使用の頻度は高くなる一方であ
り、高信頼性が必要となってきている。

特に、銀行などのシステムで運用中に障害があった場
合は、障害のあったシステムから直ちにバックアップシ
ステムに稼働変更する必要がある。

この稼働変更は、マシンチェックのタイミングで行わ
れるため、マシンチェックのテストは大変重要になって
きている。

然し、近年のシステムは大型化され、マシンチェック
が起こる可能性がある装置が増加しているためと，マシ
ンチェック回路が複雑になったため、マシンチェックテ
ストの実行時間は増加している。従って、該マシンチェ
ックテストはできる限り、即時に、且つ、高速に実行で
きることが必要とされる。

〔従来の技術と発明が解決しようとする課題〕

第３図は従来のマシンチェックテスト方式を説明する
図であり、（ａ）はシステム構成の例を示し、（ｂ）は
マシンチェックテストの動作フローを示している。

通常、計算機システムには、該計算機システムの全体
の試験，診断，運用を管理するサービスプロセッサ（SV
P）１が具備されており、該サービスプロセッサ（SVP）
１から、専用のインタフェース線（SCI）３を介して、
該計算機システムを構成している中央処理装置（CPU）
２等への電源の投入，プログラムローディング，実行，
停止指示，スキャンイン・アウト機構，書き込み機構等
によるテストデータの設定，読み出し，試験・診断命令
の実行等が行われる。

又、中央処理装置（CPU）２等からサービスプロセッ
サ（SVP）１へのマシンチェックエラー情報の通知を行
うことができる通信手段も備えられている。

（ａ）図は、このようなサービスプロセッサ（SVP）
１を備えたマルチプロセッサシステムの構成例を示して
いる。

該サービスプロセッサ（SVP）１からマシンチェック
テストを行う場合の従来方式を、（ｂ）図によって説明
する。

従来のマシンチェックテストは以下の手順で行ってい
た。

１）サービスプロセッサ（SVP）１より、上記、スキャ
ンイン機構，或いは、データ書き込み命令を実行する等
して、マシンチェックとなる要因をテスト対象装置、例
えば、中央処理装置（CPU）2a,又は、チャネル処理装置
（CHP）2b,主記憶装置（MSU）2c等に作る。（処理ステ
ップ100参照） ２）該テスト対象装置2a,又は、2b等でマシンチェック
が起こるように、中央処理装置（CPU）２をテストデー
タ分動作（具体的には、テストプログラムの実行）さ
せ、マシンチェックを起こす。（処理ステップ101,102
参照） ３）該発生したマシンチェックエラー信号，及び、エラ
ー情報が、上記インタフェース線（SCI）を介した通
信手段によりサービスプロセッサ（SVP）１に通知され
る。

４）該テスト対象装置2a等で起こったマシンチェックエ
ラーが正しいか否かをサービスプロセッサ（SVP）１で
確認する。（処理ステップ103） 上記１）より４）を、テスト対称装置、例えば中央処
理装置（CPU0）2aと、中央処理装置（CPU1）2aとを変え
て繰り返す。（ループ処理105参照） このような、マシンチェックテストを、テスト対象装
置2a,2b,〜毎に切り替えて行う従来方式では、該マシン
チェックテストの対象装置2a,2b,〜が増加すれば、テス
ト実行時間は多くかかるようになる。

又、マシンチェックが各中央処理装置（CPU）2aより
通知される場合、全ての中央処理装置（CPU）2aからマ
シンチェックが通知されるかテストする必要がある。従
って、中央処理装置（CPU）2aが１台増加すれば、その
増加した中央処理装置（CPU）2aでマシンチェックテス
トの対象装置分をすべてテストする必要がある。該マシ
ンチェックは実行時間がかかるので、実行時間を短縮す
るマシンチェックテスト方式が必要となる。

サービスプロセッサ（SVP）１から、中央処理装置（C
PU）2a等を試験，診断する従来方式の他の例として、本
願出願人が先願している特開昭63−305652号公報「多重
診断処理方式」がある。

この従来方式は、主プロセッサ｛サービスプロセッサ
（SVP）｝に、従プロセッサ｛中央処理装置（CPU）等｝
に対して並行して診断実行指示を伝達し、各従プロセッ
サの診断完了を監視する多重診断管理手段を設けて、該
多重診断管理手段で診断完了を認識すると、診断結果を
収集するようにしたものである。

この従来方式では、複数個の従プロセッサに対して並
行して診断実行指示をしている為、上記各テスト対象装
置をシリアルにテスト，或いは、診断する方式に比較す
ると、診断処理時間を短縮させることができるが、例え
ば、チャネル装置等を介して診断結果を収集、具体的に
は、タイプライタ装置に出力し、人手で該診断結果を見
なければ、診断結果の正常性を認識することができない
という問題と、該従プロセッサにエラーが発生した時、
該従プロセッサの動作が停止してしまうように構成され
ている場合には、例えば、タイムアウト機構等を用い
て、主プロセッサに完了を通知する必要があり、何れに
しても、該診断結果の収集に時間がかかり、即時性が保
たれず、例えば、実時間性を必要するデータ処理システ
ムには、必ずしも適当でないという問題があった。

本発明は上記従来の欠点に鑑み、少なくとも、専用の
インタフェース線（SCI）を介して、相互通信手段と，
配下の各装置に対する試験診断を実行する手段を備えた
サービスプロセッサ（SVP）を有するマルチプロセッサ
システムにおいてマシンチェックテストを行う際に、マ
シンチェックテストのテスト時間を短縮すると共に、各
装置でのマシンチェック機構を即時に試験することがで
きるマシンチャネルテスト方式を提供することを目的と
するものである。

〔課題を解決するための手段〕

第１図は本発明の原理を説明する図である。

上記の問題点は下記のように構成されたマシンチェッ
クテスト方式によって解決される。

少なくとも、専用のインタフェース線（SCI）３を介
して、相互通信手段と，配下の各装置2a,2b,〜に対する
試験診断を実行する手段を備えたサービスプロセッサ
（SVP）１を有するマルチプロセッサシステムにおい
て、 複数個の同じ装置2a,2b,〜の何れかにマシンチェック
エラーが発生したとき、該同じ装置の他の装置2a,2b,〜
に対して、上記インタフェース線（SCI）３を介したサ
ービスプロセッサ（SVP）２へのマシンチェックエラー
の通知を特定の期間抑止する手段を設けて、 該サービスプロセッサ（SVP）１から、上記インタフ
ェース線（SCI）３を介して、該マルチプロセッサシス
テムを構成している複数個の同じ装置2a,2b,〜に対し
て、並列に、試験診断の実行指示を行い、 各装置2a,2b,〜においてマシンチェックエラーが発生
したとき、他の同じ装置2a,2b,〜に対して、上記抑止手
段でサービスプロセッサ（SVP）へのマシンチェック
の発生の通知を抑止し、該発生した自己のマシンチェッ
クエラー信号と，エラー情報を、上記インタフェース
線（SCI）３を介する上記通信手段により、該サービス
プロセッサ（SVP）１に通知するように構成する。

〔作用〕

即ち、本発明によれば、例えば、マルチプロセッサ
（以下、マルチCPUという）構成時のマシンチェックテ
ストで、すべてのCPUを、同時に動作させ、テストを
行う方式であって、各CPUでマシンチェックエラーが発
生したとき、各CPUから、それぞれ、サービスプロセッ
サ（SVP）に、該マシンチェックエラー信号と、エラー
情報とを、サービスプロセッサ（SVP）に通知するよ
うにしたものである。

従来のマシンチェックテスト方式は、第３図に示した
ように、例えば、2CPUのマルチ構成で、マシンチェック
テスト対象装置がMCU,CHP,MSU,CPU0,CPU1であるとする
と、該従来方式では、サービスプロセッサ（以下、SVP
という）より対象装置にマシンチェックとなる原因を作
り、先ず、CPU0のみ動作させて、テストデータ分のテス
トを行い、次にCPUを０から１に変えてテストを行う。

そして、テスト対象装置をMCU,CHP,MSU,CPU0,CPU1に
切り替えてテストする。

然して、本発明のマシンチェックテストの方式では、
第１図の原理を説明する図で示したように、例えば、2C
PUのマルチ構成でマシンチェックテスト対象装置がMCU,
CHP,MSU,CPU0,CPU1である場合、SVPよりすべての装置に
マシンチェックとなる原因を作り、CPU0用と,CPU1用の
マシンチェックテストのプログラムを、それぞれ、CPU0
に対応するMSUと,CPU1に対応するMSUに、SVP,または、C
HP配下の図示されていない入出力装置（I/O）からロー
ドし、２つのCPUをスタートさせ、２つのテストプロ
グラムを動作させる。

CPU0のテストではテスト対象装置をMCU,CHP,MSU,CPU0
とし,CPU1のテストでのテスト対象装置をMCU,CHP,MSU,C
PU1と変化させてテストを行う。

この並列テストにより、CPU0のある装置でマシンチェ
ックエラーが発生すると、該CPU0系の全装置は動作を停
止すると共に、他のCPU1に対して、マシンチェックエラ
ー信号，エラー情報を、SVPにインタフェース線（SC
I）を介して送信する機構を抑止し、自己のマシンチ
ェックエラー信号，エラー情報をSVPに該インタフェ
ース線（SCI）を介して送信することで、該SVPは、エラ
ー情報を収集することなく、即、該テスト対象装置のマ
シンチェックエラー機構の正常動作を認識することがで
きる。

該CPU0は該マシンチェックエラー信号，エラー情報
のSVPに対する送信を終了すると、上記抑止手段を解
除することにより、並列に動作した他のCPU1の配下のテ
スト対象装置で発生したマシンチェックエラー信号，エ
ラー情報をSVPに送信することができ、該SVPは、マル
チCPU構成の２つのCPU0,1からのマシンチェックテスト
の状況を認識することができる。

こうして、並列テストによる１つのテストデータ（マ
シンチェック要因）に関するマシンチェックテストを終
了すると、SVPはCPU0,1に再起動をかけて、他のマシ
ンチェック要因に対するマシンチェックテストを、全て
のテスト対象装置に対して繰り返す。

このように、本発明によれば、マルチCPU構成時のマ
シンチェックテストのテスト実行時間を大幅に短縮する
ことができると共に、該マシンチェックエラーの発生状
況を収集することなく、該マルチCPUの動作態様に合わ
せて、即時に、且つ高速に認識でき、障害装置からバッ
クアップ装置への稼働変更を容易に行うことができる効
果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明の原理を説明する図であり、第
２図は本発明の一実施例を示した図であって、（ａ）は
システム構成の例を示し、（ｂ）は動作フローの例を示
している。

本発明は、少なくとも、専用のインタフェース線（SC
I）３を介して、相互通信手段と，配下の各装置に対す
る試験診断を実行する手段を備えたサービスプロセッ
サ（SVP）１を有するマルチプロセッサシステムにおい
て、例えば、テストプログラムの実行主体であるマルチ
CPU（0,1）2aを同時に起動して、該テストプログラム
を実行させ、各CPU（0,1）2aの配下のテスト対象装置2
b,2c,〜でマシンチェックエラーが発生した時、該他系
のCPU（1,又は、０）２からのSVP1に対する、マシンチ
ェックエラー信号，エラー情報の送信を抑止すると
共に、例えば、各CPU（０又は,1）2aを介して、SVP1
に、マシンチェックエラー信号，エラー情報を、即時
に、上記インタフェース線（SCI）３を介して送信し、
上記自己の送信が終了した時点で、上記抑止手段を解
除して、該他系のCPU（1,又は、０）2aからのSVP1に対
する、マシンチェックエラー信号，エラー情報を送信
させる手段が本発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。

以下、第１図を参照しながら、第２図によって、本発
明のマシンチェックテスト方式を説明する。

本発明においては、SVP1に、マルチCPU（0,1）同時実
行命令があればそれを使用する。若し、該命令が存在し
ないときには、該マルチCPU（0,1）同時実行命令を設け
る。

又、マルチCPU（0,1）2aでテストプログラムが実行さ
れたことにより、各CPU（0,又は、１）2a,及び、配下の
テスト対象装置2b,2c,〜にマシンチェックエラーが発生
したとき、他系のCPU（1,又は、０）2aから、SVP1に、
同時にマシンチェックエラーが発生しても、該SVP1で同
時に受信することはできないので、他系からのSVP1への
マシンチェックエラー信号，エラー情報の送信を抑止
／解除する機構を設ける。

このように構成することにより、マルチCPU（0,1）2a
が同時に起動され、テストプログラムが実行されて、
それぞれの系で同時にマシンチェックエラーが発生して
も、該他系のCPU（1,又は、０）2a側からのマシンチェ
ックエラー信号，エラー情報のSVP1への送信は抑止さ
れると共に、例えばの優先順位の高い、CPU（０）2a側
からのマシンチェックエラー信号，エラー情報が、先
ず、送信され、該送信が終了し、上記抑止手段が解除
されると、該他系のCPU（１）2a側からのマシンチェッ
クエラー信号，エラー情報が送信されることにより、
該SVP1においては、同時発生を、即時に認識することが
できる。

以下、第２図（ｂ）のフローに従って、更に、具体的
に説明する。

処理ステップ110:SVP1において、インタフェース線
（SCI）３を介して、配下の各装置、例えば、中央処理
装置（CPU）2a,チャネル処理装置（CHP）2b,主記憶装置
（MSU）2c,メモリ制御装置（MCU）2dに、マシンチェッ
クの要因を生成する。

例えば、パリティエラーを発生させる場合には、主記
憶装置（MCU）2c内の、特定の番地のデータを破壊（即
ち、誤りデータの書き込み）しておく。

処理ステップ111:次に、CPU0,CPU1用のマシンチェッ
クテストプログラムを、主記憶装置（MSU）内の、それ
ぞれ、CPU0,及び、CPU1に対する領域に、該SVP3,又は、
チャネル処理装置（CHP）2bの配下の、図示されていな
い入出力装置（I/O）からロードし、２つのCPU0,1 2aを
同時にスタートさせる命令を実行し、各CPU0,1 2aに
おいて、上記マシンチェックテストプログラムを動作さ
せる。

処理ステップ112a,b:上記各装置2a,2b,〜に設定した
マシンチェック要因に従って、各装置2a,2b,〜で並列
に、マシンチェックエラーが発生する。

例えば、CPU0 2aに、該マシンチェックエラーが発生
すると、CPU1 2aから、SVP1に対して、該マシンチェッ
クエラー信号，エラー情報が送信されるのを抑止
し、自己のマシンチェックエラー信号，エラー情報
を、上記インタフェース線（SCI）３を介して該SVP1に
送信する。

該送信が終了すると、上記抑止手段を解除する。こ
の時点で、若し、該CPU1 2a側にも、マシンチェックエ
ラーが発生していると、該CPU1 2a側のマシンチェック
エラー信号，エラー情報がSVP1に送信される。

処理ステップ113:SVP1においては、各CPU0,1 2aから
のマシンチェックエラー信号，エラー情報を受信，解
析することにより、即、該マシンチェックエラーの同時
発生を認識することができる。

該CPU0,1 2a配下の各装置2b,2c,〜で発生したマシン
チェックエラーについても、同様にして、該マシンチェ
ックエラーの発生状況を認識することができる。

以降、SVP1はCPU0,1 2aに対して再起動（テストプロ
グラムの再実行）をかけることを繰り返して、各テス
ト対象装置2b,2c,〜分のマシンチェックテストの並列実
行を行うことができる。

即ち、本発明の場合、テスト対象装置からマシンチェ
ックエラー信号，エラー情報を受信しているので、従
来方式のように、該SVP1から、テスト状態を収集する必
要がなく、それだけ、即時に，且つ、高速に、該マシン
チェックをテストすることができる。

上記の実施例においては、第２図（ａ）から明らかな
ように、CPU0,1 2aの配下の各装置2b,2c,〜で発生した
マシンチェックエラー信号，エラー情報を、CPU0,1 2
aを介して、SVP1に送信する例で示されているが、各装
置2b,2c,〜とSVP1との間にも、上記インタフェース線
（SCI）を張ることにより、直接、SVP1に該マシンチェ
ックエラー信号，エラー情報を送信することができ
る。

このように、本発明は、少なくとも、専用のインタフ
ェース線（SCI）３を介して、相互通信手段と，配下の
各装置に対する試験診断を実行する手段を備えたサービ
スプロセッサ（SVP）を有するマルチプロセッサシステ
ムにおいて、例えば、テストプログラムの実行主体であ
るマルチCPU（0,1）2aを同時に起動して、該テストプ
ログラムを実行させ、各CPU（0,1）2aの配下のテスト対
象装置でマシンチェックエラーが発生した時、該他系の
CPU（1,又は、０）2aからのSVP1に対する、マシンチェ
ックエラー信号，エラー情報の送信を抑止すると共
に、例えば、各CPU（０又は,1）2aを介して、SVP1に、
マシンチェックエラー信号，エラー情報を、即時に、
上記インタフェース線（SCI）３を介して送信し、上記
自己の送信が終了した時点で、上記抑止手段を解除し
て、該他系のCPU（1,又は、０）2aからのSVP1に対す
る、マシンチェックエラー信号，エラー情報を送信さ
せるように構成した所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のマシンチェッ
クテスト方式は、少なくとも、専用のインタフェース線
（SCI）を介して、相互通信手段と，配下の各装置に対
する試験診断を実行する手段を備えたサービスプロセッ
サ（SVP）を有するマルチプロセッサシステムにおいて
マシンチェックテストを行うのに、複数個の同じ装置の
何れかにマシンチェックエラーが発生したとき、該同じ
装置の他の装置に対して、上記インタフェース線（SC
I）を介したサービスプロセッサ（SVP）へのマシンチェ
ックエラーの通知を特定の期間抑止する手段を設け
て、該サービスプロセッサ（SVP）から、上記インタフ
ェース線（SCI）を介して、該マルチプロセッサシステ
ムを構成している複数個の同じ装置に対して、並列に、
試験診断の実行指示を行い、各装置においてマシンチ
ェックエラーが発生したとき、他の同じ装置に対して、
上記抑止手段でサービスプロセッサ（SVP）へのマシ
ンチェックの発生の通知を抑止し、該発生した自己のマ
シンチェックエラー信号と，エラー情報を、上記イン
タフェース線（SCI）を介する上記通信手段により、該
サービスプロセッサ（SVP）に通知するようにしたもの
であるので、マルチCPU構成時のマシンチェックテスト
のテスト実行時間を大幅に短縮することができると共
に、該マシンチェックエラーの発生状況を収集すること
なく、該マルチCPUの動作態様に合わせて、即時に認識
でき、障害装置からバックアップ装置への稼働変更を容
易に行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の原理を説明する図， 第２図は本発明の一実施例を示した図， 第３図は従来のマシンチェックテスト方式を説明する
図， である。 図面において、 １はサービスプロセッサ（SVP）， 2aは中央処理装置（CPU）， 2bはチャネル処理装置（CHP）， 2cは主記憶装置（MSU）， 2dはメモリ制御装置（MCU）， ３はインタフェース線（SCI）， は試験診断の実行指示，又は、手段， はマシンチェックエラー信号，エラー情報， はSVPへの通信抑止，解除手段， をそれぞれ示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも、専用のインタフェース線を介
   して、配下の各装置と相互に通信する手段と、配下の各
   装置に対する試験診断を実行する手段と、を備えたサー
   ビスプロセッサを有するマルチプロセッサシステムのマ
   シンチェックテスト方法において、 前記サービスプロセッサから、前記マルチプロセッサシ
   ステムを構成している複数個の同じ装置に対して、並列
   に、前記試験診断の実行指示を、前記インタフェース線
   を介して行い、 複数個の同じ装置の何れかにマシンチェックエラーが発
   生したとき、該同じ装置の他の装置が、マシンチェック
   エラー信号およびエラー情報を、該インタフェース線を
   介して該サービスプロセッサへ通知することを、特定の
   期間抑止させ、 マシンチェックエラーが発生した該複数個の同じ装置の
   何れかは、自己のマシンチェックエラー信号およびエラ
   ー情報を、該インタフェース線を介して該サービスプロ
   セッサへ通知し、 マシンチェックエラーが発生した該複数個の同じ装置の
   何れかが、自己のマシンチェックエラー信号およびエラ
   ー情報を、該インタフェース線を介して該サービスプロ
   セッサへ通知することを終了した後、該抑止を解除し、 該解除後、該同じ装置の他の装置は、優先順位に従っ
   て、自己のマシンチェックエラー信号およびエラー情報
   を、該インタフェース線を介して該サービスプロセッサ
   へ通知する ことを特徴とするマルチプロセッサシステムのマシンチ
   ェックテスト方法。