JPH01154242A - 二重ゾーンの耐欠陥コンピュータシステム - Google Patents
二重ゾーンの耐欠陥コンピュータシステムInfo
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- JPH01154242A JPH01154242A JP63222174A JP22217488A JPH01154242A JP H01154242 A JPH01154242 A JP H01154242A JP 63222174 A JP63222174 A JP 63222174A JP 22217488 A JP22217488 A JP 22217488A JP H01154242 A JPH01154242 A JP H01154242A
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- G—PHYSICS
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- G06F2201/88—Monitoring involving counting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、耐欠陥マルチプロセッサコンピュータシステ
ムを形成する方法及びシステムに係る。
ムを形成する方法及びシステムに係る。
従来の技術
データ処理が中断されないことが重要であるようなコン
ピュータシステムの用途は多数ある。
ピュータシステムの用途は多数ある。
このような用途としては、例えば、ファイナンスの業界
、原子カプラントのような厳密な工業設備、そして一般
には、コンピュータシステムの欠陥によって重大な破壊
を招く場合が挙げられる。
、原子カプラントのような厳密な工業設備、そして一般
には、コンピュータシステムの欠陥によって重大な破壊
を招く場合が挙げられる。
耐欠陥コンピュータシステムは、成る欠陥が生じてもデ
ータ処理を継続できるように複数のシステム又はシステ
ム部品を備えた色々な程度の冗長度で形成されている。
ータ処理を継続できるように複数のシステム又はシステ
ム部品を備えた色々な程度の冗長度で形成されている。
耐欠陥コンピュータシステムを得るために多数の解決策
が利用されている。
が利用されている。
１つの解決策においては、各々がそれ自身のメモリを有
した多数のマルチプロセッサが別々のタスクを実行する
。別の解決策においては、多数のマルチプロセッサが共
通のメモリを共有し、別々のタスクを実行する。更に別
の解決策は、各々それ自身のメモリを有する２つ以上の
マイクロプロセッサを使用してこれらが同じタスクを一
緒に行うようにすることである。更に別の解決策は、共
通のメモリを共有する２つ以上のマルチプロセッサを用
いて同じタスクを一緒に行うことである。
した多数のマルチプロセッサが別々のタスクを実行する
。別の解決策においては、多数のマルチプロセッサが共
通のメモリを共有し、別々のタスクを実行する。更に別
の解決策は、各々それ自身のメモリを有する２つ以上の
マイクロプロセッサを使用してこれらが同じタスクを一
緒に行うようにすることである。更に別の解決策は、共
通のメモリを共有する２つ以上のマルチプロセッサを用
いて同じタスクを一緒に行うことである。
上記の４つの解決策を組み合わせて使用する耐欠陥コン
ピュータシステムも考えられる。１つの公知の耐欠陥コ
ンピュータシステムにおいては、４つの中央処理ユニッ
トが使用され、そのうちの２つは第１のボードにおいて
デユープレックス形態で作動しそして他の２つは第２の
ボードにおいてデユープレックス形態で作動する。各ボ
ードからの出力が等しいとき及び等しくないときを検出
するために比較器が使用される。これらが等しくないこ
とが比較器によって検出された場合には、欠陥ボードが
自動的に停止され、その後、他のボードによって出力が
与えられる。
ピュータシステムも考えられる。１つの公知の耐欠陥コ
ンピュータシステムにおいては、４つの中央処理ユニッ
トが使用され、そのうちの２つは第１のボードにおいて
デユープレックス形態で作動しそして他の２つは第２の
ボードにおいてデユープレックス形態で作動する。各ボ
ードからの出力が等しいとき及び等しくないときを検出
するために比較器が使用される。これらが等しくないこ
とが比較器によって検出された場合には、欠陥ボードが
自動的に停止され、その後、他のボードによって出力が
与えられる。
発明が解決しようとする課題
公知の耐欠陥コンピュータシステムは、種々の程度の耐
欠陥特性を与えるが、その本来の目的を満たさず、然も
、本発明によってもたらされるような効果も与えない。
欠陥特性を与えるが、その本来の目的を満たさず、然も
、本発明によってもたらされるような効果も与えない。
そこで１本発明の目的は、通常同時に動作する二重のコ
ンピュータシステムを有した耐欠陥コンピュータ方法及
びシステムを提供することである。この二重構成は、単
一欠陥点が生じないように確保し、一方のシステムのエ
ラー又は欠陥によって全コンピュータシステムが作動不
能にならないようにする。更に、このような欠陥は、全
て、エラーを生じさせたモジュール又は素子を作動不能
にするか又は無視することによって修正できる。
ンピュータシステムを有した耐欠陥コンピュータ方法及
びシステムを提供することである。この二重構成は、単
一欠陥点が生じないように確保し、一方のシステムのエ
ラー又は欠陥によって全コンピュータシステムが作動不
能にならないようにする。更に、このような欠陥は、全
て、エラーを生じさせたモジュール又は素子を作動不能
にするか又は無視することによって修正できる。
本発明の更に別の目的及び効果は、以下の説明にその一
部分が記載されていると共に、以下の説明からその一部
分が明らかであろうし、又、本発明を実施することによ
って学び取ることができよう。本発明の目的及び効果は
、特許請求の範囲に特に指摘する方法、装置及びその組
み合わせによって実現されそして達成されるであろう。
部分が記載されていると共に、以下の説明からその一部
分が明らかであろうし、又、本発明を実施することによ
って学び取ることができよう。本発明の目的及び効果は
、特許請求の範囲に特に指摘する方法、装置及びその組
み合わせによって実現されそして達成されるであろう。
課題を解決するための手段
これら及び他の目的を達成するために、以下で述べるよ
うに実施される本発明によれば、第１の処理システムを
具備し、このシステムは、一連のデータ処理命令を実行
するための第１データプロセッサと、上記第１の処理シ
ステムからデータを出力するための第１データ出力ター
ミナルとを備えており、更に、上記第１の処理システム
と実質的に同じで且つ上記第１の処理システムとは独立
して動作する第２の処理システムを具備し、この第２の
処理システムは、上記第１データプロセッサと同じシー
ケンスで上記一連のデータ処理命令を実行するための第
２データプロセッサと、上記第２の処理システムからデ
ータを出力するための第２のデータ出力ターミナルとを
備えており、更に、上記第１及び第２のデータプロセッ
サに接続され、上記第１及び第２の処理システムによる
上記一連のデータ処理命令の実行を同期状態に維持する
ための同期手段を具備し、更に、上記第１及び第２のデ
ータ出力ターミナルに接続されて。
うに実施される本発明によれば、第１の処理システムを
具備し、このシステムは、一連のデータ処理命令を実行
するための第１データプロセッサと、上記第１の処理シ
ステムからデータを出力するための第１データ出力ター
ミナルとを備えており、更に、上記第１の処理システム
と実質的に同じで且つ上記第１の処理システムとは独立
して動作する第２の処理システムを具備し、この第２の
処理システムは、上記第１データプロセッサと同じシー
ケンスで上記一連のデータ処理命令を実行するための第
２データプロセッサと、上記第２の処理システムからデ
ータを出力するための第２のデータ出力ターミナルとを
備えており、更に、上記第１及び第２のデータプロセッ
サに接続され、上記第１及び第２の処理システムによる
上記一連のデータ処理命令の実行を同期状態に維持する
ための同期手段を具備し、更に、上記第１及び第２のデ
ータ出力ターミナルに接続されて。
上記第１の処理システムから出力されたデータを上記第
２の処理システムから出力されたデータと比較するため
の欠陥検出手段を具備し、この欠陥検出手段は、上記第
１の処理システムから上記第１の出力ターミナルに出力
された上記データが上記第２処理システムから上記第２
の出力ターミナルに出力されたデータと異なるときにエ
ラーの存在を識別する手段を備えていることを特徴とす
る耐欠陥コンピュータシステムが提供される。
２の処理システムから出力されたデータと比較するため
の欠陥検出手段を具備し、この欠陥検出手段は、上記第
１の処理システムから上記第１の出力ターミナルに出力
された上記データが上記第２処理システムから上記第２
の出力ターミナルに出力されたデータと異なるときにエ
ラーの存在を識別する手段を備えていることを特徴とす
る耐欠陥コンピュータシステムが提供される。
本発明の１つの特徴において、上記同期手段は、上記第
１のデータプロセッサに接続されて、上記第１のデータ
プロセッサのためのタイミング信号を発生する第１クロ
ック手段と、上記データプロセッサに接続されて、上記
第２のデータプロセッサのためのタイミング信号を発生
する第２のクロック手段とを備えている。
１のデータプロセッサに接続されて、上記第１のデータ
プロセッサのためのタイミング信号を発生する第１クロ
ック手段と、上記データプロセッサに接続されて、上記
第２のデータプロセッサのためのタイミング信号を発生
する第２のクロック手段とを備えている。
本発明の別の特徴において、上記第１のクロック手段は
、上記第１のデータ処理システムのための上記第１のタ
イミング信号を発生する第１発振器手段と、この第１発
振器手段に接続されて、上記第１及び第２のタイミング
信号を同期させる位相ロック手段とを備えており、そし
て上記第２のクロック手段は、上記第２のデータ処理シ
ステムのための上記第２のタイミング信号を発生する第
２発振器手段と、上記第２発振器手段に接続されて、上
記第２及び第１のタイミング信号を同期させる第２の位
相ロック手段とを備えている。
、上記第１のデータ処理システムのための上記第１のタ
イミング信号を発生する第１発振器手段と、この第１発
振器手段に接続されて、上記第１及び第２のタイミング
信号を同期させる位相ロック手段とを備えており、そし
て上記第２のクロック手段は、上記第２のデータ処理シ
ステムのための上記第２のタイミング信号を発生する第
２発振器手段と、上記第２発振器手段に接続されて、上
記第２及び第１のタイミング信号を同期させる第２の位
相ロック手段とを備えている。
本発明の更に別の特徴において、上記第１及び第２のデ
ータ出力ターミナルに接続され、上記第１及び第２の処
理システムからの上記データ出力を受け取る第１出力モ
ジュールを具備し、この第１出力モジュールは、上記第
１及び第２の処理システムからのデータ出力を上記第１
の出力モジュールにおいて更に伝達する前にそれらが等
しいかどうかチェックするための第１データ比較手段と
、この第１データ比較手段に接続されて、上記第１及び
第２の処理システムからのデータ出力を合流させて上記
第１出力モジュールのための第１出力流に形成する第１
データ合流手段とを備えており、そして上記第１及び第
２のデータ出力ターミナルに接続され、上記第１及び第
２の処理システムからの上記データ出力を受け取る第２
出力モジュールを具備し、この第２出力モジュールは、
上記第１及び第２の処理システムからのデータ出力を上
記第２の出力モジュールにおいて更に伝達する前にそれ
らが等しいかどうかチェックするための第２データ比較
手段と、上記第１及び第２の処理システムからのデータ
出力を合流させて上記第２出力モジュールのための第２
出力流に形成する第２データ合流手段とを備え、そして
更に、上記欠陥検出手段の上記識別手段は、上記第１及
び第２のデータ比較手段を含む。
ータ出力ターミナルに接続され、上記第１及び第２の処
理システムからの上記データ出力を受け取る第１出力モ
ジュールを具備し、この第１出力モジュールは、上記第
１及び第２の処理システムからのデータ出力を上記第１
の出力モジュールにおいて更に伝達する前にそれらが等
しいかどうかチェックするための第１データ比較手段と
、この第１データ比較手段に接続されて、上記第１及び
第２の処理システムからのデータ出力を合流させて上記
第１出力モジュールのための第１出力流に形成する第１
データ合流手段とを備えており、そして上記第１及び第
２のデータ出力ターミナルに接続され、上記第１及び第
２の処理システムからの上記データ出力を受け取る第２
出力モジュールを具備し、この第２出力モジュールは、
上記第１及び第２の処理システムからのデータ出力を上
記第２の出力モジュールにおいて更に伝達する前にそれ
らが等しいかどうかチェックするための第２データ比較
手段と、上記第１及び第２の処理システムからのデータ
出力を合流させて上記第２出力モジュールのための第２
出力流に形成する第２データ合流手段とを備え、そして
更に、上記欠陥検出手段の上記識別手段は、上記第１及
び第２のデータ比較手段を含む。
本発明の更に別の特徴において、上記第１及び第２のデ
ータ比較手段は、各々、上記第１及び第２の処理システ
ムからの上記データ出力が異なるとき上記第１及び第２
の処理システムにエラー信号を送信するエラー信号発生
手段を備えている。
ータ比較手段は、各々、上記第１及び第２の処理システ
ムからの上記データ出力が異なるとき上記第１及び第２
の処理システムにエラー信号を送信するエラー信号発生
手段を備えている。
本発明の他の特徴において、上記第１と第２の処理シス
テム間に両方向性のデータ経路を形成するクロスリンク
通信手段を更に備え、このクロスリンク通信手段は、−
緒に接続された第１及び第２のクロスリンク要素を備え
ており、第１のクロスリンク要素は、上記第１の処理シ
ステムから上記第１のデータ出力ターミナル及び上記第
２の処理システムへデータ出力を転送する第１出力ルー
ト手段と、上記第２の処理システムから上記第１の出力
モジュールへデータ出力を転送する第１入力ルート手段
とを含み、更に、上記第２クロスリンク要素は、上記第
２のデータ処理システムから上記第１の処理システムへ
データ出力を転送する第２出力ルート手段と、上記第１
の処理システムから上記第２の出力モジュールへデータ
出力を転送する第２入力ルート手段とを含んでいる。
テム間に両方向性のデータ経路を形成するクロスリンク
通信手段を更に備え、このクロスリンク通信手段は、−
緒に接続された第１及び第２のクロスリンク要素を備え
ており、第１のクロスリンク要素は、上記第１の処理シ
ステムから上記第１のデータ出力ターミナル及び上記第
２の処理システムへデータ出力を転送する第１出力ルー
ト手段と、上記第２の処理システムから上記第１の出力
モジュールへデータ出力を転送する第１入力ルート手段
とを含み、更に、上記第２クロスリンク要素は、上記第
２のデータ処理システムから上記第１の処理システムへ
データ出力を転送する第２出力ルート手段と、上記第１
の処理システムから上記第２の出力モジュールへデータ
出力を転送する第２入力ルート手段とを含んでいる。
本発明の別の特徴によれば、上記第１及び第２のデータ
プロセッサは第１及び第２のメモリを備え、そして各々
、上記第１出力手段は、上記第１メモリユニットから上
記第１データ出力ターミナル及び上記第２の処理システ
ムへデータを転送するための手段を備えておりそして上
記第２出力手段は、上記第２メモリユニットから上記第
２データ出力ターミナル及び上記第１の処理システムヘ
データを転送するための手段を備えている。
プロセッサは第１及び第２のメモリを備え、そして各々
、上記第１出力手段は、上記第１メモリユニットから上
記第１データ出力ターミナル及び上記第２の処理システ
ムへデータを転送するための手段を備えておりそして上
記第２出力手段は、上記第２メモリユニットから上記第
２データ出力ターミナル及び上記第１の処理システムヘ
データを転送するための手段を備えている。
本発明の更に別の特徴によれば、上記第１及び第２のデ
ータプロセッサは第１及び第２対の中央処理ユニットを
各々含み、上記第１データプロセッサにおける上記第１
対の中央処理ユニットは上記第１メモリユニットに接続
されそして上記第２データプロセッサにおける第２対の
中央処理ユニットは上記第２メモリユニットに接続され
る。
ータプロセッサは第１及び第２対の中央処理ユニットを
各々含み、上記第１データプロセッサにおける上記第１
対の中央処理ユニットは上記第１メモリユニットに接続
されそして上記第２データプロセッサにおける第２対の
中央処理ユニットは上記第２メモリユニットに接続され
る。
本発明の別の特徴において、耐欠陥コンピュータシステ
ムは、上記識別手段によるエラー識別に応答して、その
エラーを生じた耐欠陥コンピュータシステムの部分を探
索するためのエラー分離手段を偉えている。
ムは、上記識別手段によるエラー識別に応答して、その
エラーを生じた耐欠陥コンピュータシステムの部分を探
索するためのエラー分離手段を偉えている。
本発明の別の特徴において、耐欠陥コンピュータシステ
ムは、上記エラー分離手段に接続されて、エラーを生じ
た上記コンピュータシステムの要素を動作から取り去る
回復手段を備えている。
ムは、上記エラー分離手段に接続されて、エラーを生じ
た上記コンピュータシステムの要素を動作から取り去る
回復手段を備えている。
本明Ｊｉｌｔ書に含まれてその一部分を構成する添付図
面は、本発明の一実施例を示すもので、これを参照しな
がら本発明の詳細な説明する。
面は、本発明の一実施例を示すもので、これを参照しな
がら本発明の詳細な説明する。
実施例
以下、添付図面を参照し１本発明の好ましい実施例を詳
細に説明する。
細に説明する。
Ａ、システムの説明
第１図は、本発明の目的を達成する耐欠陥コンピュータ
システム１０のブロック図である。この耐欠陥コンピュ
ータシステム１０は、ゾーン又はステーションと称する
二重のシステムを含んでいる。通常のモードにおいては
、これらゾーンが同時に作動する。この二重構成では、
単一欠陥点が生じないように確保すると共に、一方のゾ
ーンのエラー又は欠陥によってコンピュータシステム１
０が作動不能にならないようにする。更に、このような
全ての欠陥は、その欠陥を生じたモジュール又は素子を
作動不能にするか又は無視することによって修正するこ
とができる。２つのゾーン１１及び１１′が二重の処理
システム２０及び２０′を含むものとして第１図に示さ
れている。然し乍ら、二重性は処理システムの範囲を越
える。
システム１０のブロック図である。この耐欠陥コンピュ
ータシステム１０は、ゾーン又はステーションと称する
二重のシステムを含んでいる。通常のモードにおいては
、これらゾーンが同時に作動する。この二重構成では、
単一欠陥点が生じないように確保すると共に、一方のゾ
ーンのエラー又は欠陥によってコンピュータシステム１
０が作動不能にならないようにする。更に、このような
全ての欠陥は、その欠陥を生じたモジュール又は素子を
作動不能にするか又は無視することによって修正するこ
とができる。２つのゾーン１１及び１１′が二重の処理
システム２０及び２０′を含むものとして第１図に示さ
れている。然し乍ら、二重性は処理システムの範囲を越
える。
第２図は、耐欠陥コンピュータシステム１０の物理的な
ハードウェアを示していると共にシステムの二重性を示
している。各ゾーン１１及び１１′は、各々、別々のキ
ャビネット１２及び１２′に収容される。キャビネット
１２は、バッテリ１３と、電力レギュレータ１４と、冷
却ファン１６と、交流入力１７とを備えている。キャビ
ネット１２′は、キャビネット１２の要素１２−１４．
１６及び１７に対応する別々の要素を備えている。
ハードウェアを示していると共にシステムの二重性を示
している。各ゾーン１１及び１１′は、各々、別々のキ
ャビネット１２及び１２′に収容される。キャビネット
１２は、バッテリ１３と、電力レギュレータ１４と、冷
却ファン１６と、交流入力１７とを備えている。キャビ
ネット１２′は、キャビネット１２の要素１２−１４．
１６及び１７に対応する別々の要素を備えている。
以下で詳細に述べるように、処理システム２０及び２０
’は、バックプレーンによって相互接続された多数のモ
ジュールを備えている。成るモジュールが欠陥又はエラ
ーを含んでいる場合には。
’は、バックプレーンによって相互接続された多数のモ
ジュールを備えている。成るモジュールが欠陥又はエラ
ーを含んでいる場合には。
コンピュータシステム１０を作動不能にすることなくそ
のモジュールを取外して交換することができる。これは
、処理システム２０及び２０’が物理的に別々のもので
あって、別々のバックプレーンを有しており、これらバ
ックプレーンにモジュールを差し込んで互いに独立して
動作させることができるからである。従って、一方の処
理システムが動作を続けている間に他方の処理システム
のバックプレーンからモジュールを取り外したり差し込
んだりすることができる。
のモジュールを取外して交換することができる。これは
、処理システム２０及び２０’が物理的に別々のもので
あって、別々のバックプレーンを有しており、これらバ
ックプレーンにモジュールを差し込んで互いに独立して
動作させることができるからである。従って、一方の処
理システムが動作を続けている間に他方の処理システム
のバックプレーンからモジュールを取り外したり差し込
んだりすることができる。
二重の処理システム２０及び２０′は同一のものであっ
て、同一のモジュールを含んでいる。
て、同一のモジュールを含んでいる。
従って、処理システム２０についてのみ完全に説明すれ
ば、処理システム２０″が同等に動作することが理解さ
れよう。
ば、処理システム２０″が同等に動作することが理解さ
れよう。
処理システム２０は、第３図及び第４図に詳細に示され
たＣＰＵモジュール３０を備えている。
たＣＰＵモジュール３０を備えている。
このＣＰＵモジュール３０は、以下で詳細に説明するク
ロスリンク通路２５によって処理システム２０′のＣＰ
Ｕモジュール３０′に相互接続される。クロスリンク通
路２５は、処理システム２０と２０′との間のデータ送
信経路を形成し、処理システム２０及び２０′が同期し
て動作するよう確保するタイミング信号を搬送する。
ロスリンク通路２５によって処理システム２０′のＣＰ
Ｕモジュール３０′に相互接続される。クロスリンク通
路２５は、処理システム２０と２０′との間のデータ送
信経路を形成し、処理システム２０及び２０′が同期し
て動作するよう確保するタイミング信号を搬送する。
又、処理システム２０は、第３図及び第１７図に詳細に
示されたＩ１０モジュール１００．１１０及び１２０を
備えている。これらＩ１０モジュール１００．１１０及
び１２０の各々は、二重レールモジュール相互接続部１
３０及び１３２によってＣＰＵモジュール３０に接続さ
れている。
示されたＩ１０モジュール１００．１１０及び１２０を
備えている。これらＩ１０モジュール１００．１１０及
び１２０の各々は、二重レールモジュール相互接続部１
３０及び１３２によってＣＰＵモジュール３０に接続さ
れている。
モジュール相互接続部１３０及び１３２は、処理システ
ム２０のためのバックプレーンとして働く。
ム２０のためのバックプレーンとして働く。
Ｂ、耐欠陥システムの原理
耐欠陥コンピュータシステム１０は、各要素が二重にな
っているので、単一欠陥点をもつことがない。処理シス
テム２０及び２０′の各々は。
っているので、単一欠陥点をもつことがない。処理シス
テム２０及び２０′の各々は。
欠陥停止処理システムであり、即ち、これらシステムは
サブシステム内の欠陥又はエラーを検出するとそれらが
制御されない状態で他のサブシステムへ伝播するのを防
止することができる。
サブシステム内の欠陥又はエラーを検出するとそれらが
制御されない状態で他のサブシステムへ伝播するのを防
止することができる。
２つの欠陥停止処理システム２０及び２０’は、規定の
状態で動作する幾つかの要素によって相互接続されて、
フェイルセーフシステムを形成する。耐欠陥コンピュー
タシステム１０として実施されるフェイルセーフシステ
ムにおいては、欠陥停止処理システム２ｏ及び２０’の
一方に欠陥が生じた場合でもコンピュータシステム全体
が処理を続けることができる。
状態で動作する幾つかの要素によって相互接続されて、
フェイルセーフシステムを形成する。耐欠陥コンピュー
タシステム１０として実施されるフェイルセーフシステ
ムにおいては、欠陥停止処理システム２ｏ及び２０’の
一方に欠陥が生じた場合でもコンピュータシステム全体
が処理を続けることができる。
一般に、２つの欠陥停止処理システム２０及び２０’は
ロックステップ同期状態で動作する。
ロックステップ同期状態で動作する。
３つの重要な例外がある。その第１は、以下で詳細に述
べるブートストラップ技術によって両方のプロセッサを
同期状態にもっていくときの初期化である。第２の例外
は、処理システム２０及び２０′が２つの異なるワーク
ロードにおいて独立して（非同期で）動作するときであ
る。第３の例外は、処理システム２０及び２０′に幾つ
かのエラーが生じるときである。この第３の例外におい
ては、処理システム又はモジュールの１つが動作不能に
され、同期動作が終了となる。
べるブートストラップ技術によって両方のプロセッサを
同期状態にもっていくときの初期化である。第２の例外
は、処理システム２０及び２０′が２つの異なるワーク
ロードにおいて独立して（非同期で）動作するときであ
る。第３の例外は、処理システム２０及び２０′に幾つ
かのエラーが生じるときである。この第３の例外におい
ては、処理システム又はモジュールの１つが動作不能に
され、同期動作が終了となる。
二重処理システム２０及び２０’の同期は、同じ入力を
受けて同じ既知の状態でスタートするときに常に同じマ
シン状態に入ってエラーが生じない限り同じ結果を与え
る決定的なマシンとして各システムを処理することによ
って実行される。
受けて同じ既知の状態でスタートするときに常に同じマ
シン状態に入ってエラーが生じない限り同じ結果を与え
る決定的なマシンとして各システムを処理することによ
って実行される。
処理システム２０及び２０’は、同一の構成にされ、同
じ入力を受け、それ故、同じ状態を通る。
じ入力を受け、それ故、同じ状態を通る。
従って２両方のプロセッサが同期して動作する限りこれ
らプロセッサが同じ結果を与えそして同じ状態に入らな
ければならない。処理システムが同じ状態にないか又は
異なった結果を与える場合には、処理システム２０及び
２０’の一方に欠陥が生じたと仮定される。修正処置を
とるためには欠陥源を分離し１例えば、欠陥モジュール
を動作不能にしなければならない。
らプロセッサが同じ結果を与えそして同じ状態に入らな
ければならない。処理システムが同じ状態にないか又は
異なった結果を与える場合には、処理システム２０及び
２０’の一方に欠陥が生じたと仮定される。修正処置を
とるためには欠陥源を分離し１例えば、欠陥モジュール
を動作不能にしなければならない。
エラー検出には、一般に、付加的な処理時間又は論理の
形態のオーバーヘッドが含まれる。このようなオーバー
ヘッドを最小にするためには、耐欠陥動作に適合するよ
うにできるだけ頻繁にならないようにシステムがエラー
をチェックしなければならない。ＣＰＵモジュール３０
及び３０′からデータが出力される前に行うエラーチェ
ックは非常に僅かでなければならない。さもなくば、原
子炉の場合と同様に内部の処理エラーによって外部のシ
ステムに不適切な動作が生じ、このような状態を防止す
るように耐欠陥システムが設計されている。
形態のオーバーヘッドが含まれる。このようなオーバー
ヘッドを最小にするためには、耐欠陥動作に適合するよ
うにできるだけ頻繁にならないようにシステムがエラー
をチェックしなければならない。ＣＰＵモジュール３０
及び３０′からデータが出力される前に行うエラーチェ
ックは非常に僅かでなければならない。さもなくば、原
子炉の場合と同様に内部の処理エラーによって外部のシ
ステムに不適切な動作が生じ、このような状態を防止す
るように耐欠陥システムが設計されている。
付加的なエラーチェックを行う理由は幾つかある。例え
ば、欠陥又はエラーを分雛するためには、ＣＰＵモジュ
ール３０及び３０’ によって受け取ったデータを記憶
又は使用の前にチェックすることが望ましい。さもなく
ば、エラーのある記憶データが後でアクセスされて付加
的なエラーが生じたときには、エラーの発生源を見つけ
ることが困難もしくは不可能となる。これは、特に、エ
ラーのあるデータがいつの間にか記憶された場合にいえ
ることである。時間がたったりエラーデータが後で処理
されたときにはエラー発生源への追跡動作が破壊される
。
ば、欠陥又はエラーを分雛するためには、ＣＰＵモジュ
ール３０及び３０’ によって受け取ったデータを記憶
又は使用の前にチェックすることが望ましい。さもなく
ば、エラーのある記憶データが後でアクセスされて付加
的なエラーが生じたときには、エラーの発生源を見つけ
ることが困難もしくは不可能となる。これは、特に、エ
ラーのあるデータがいつの間にか記憶された場合にいえ
ることである。時間がたったりエラーデータが後で処理
されたときにはエラー発生源への追跡動作が破壊される
。
エラーが検出される前に記憶される時間の長さを表わす
「エラー待ち時間」も後で問題を生じさせる。例えば、
めったに使用しないルーチンは、コンピュータシステム
が手前のエラーによって減少した容量で既に動作してい
るときには待ち時間エラーをカバーしない。コンピュー
タシステムの容量が減少したときには、待ち時間エラー
によってシステムがクラッシュする。
「エラー待ち時間」も後で問題を生じさせる。例えば、
めったに使用しないルーチンは、コンピュータシステム
が手前のエラーによって減少した容量で既に動作してい
るときには待ち時間エラーをカバーしない。コンピュー
タシステムの容量が減少したときには、待ち時間エラー
によってシステムがクラッシュする。
更に、二重レールシステムである処理システム２０及び
２０’においては、メモリのような共有リソースのごと
き単一レールシステムにデータを転送する前にエラーを
チェックすることが所望される。というのは、このよう
な転送の後には２つの独立したデータリソースがもはや
なく、単一レールシステムのエラーが後で検出された場
合には、エラーの追跡が不可能ではないまでも困難にな
るからである。
２０’においては、メモリのような共有リソースのごと
き単一レールシステムにデータを転送する前にエラーを
チェックすることが所望される。というのは、このよう
な転送の後には２つの独立したデータリソースがもはや
なく、単一レールシステムのエラーが後で検出された場
合には、エラーの追跡が不可能ではないまでも困難にな
るからである。
Ｃ，モジュールの説明
１、ＣＰＵモジュール
第１図に示されたＣＰＵモジュール３０の要素が第３図
及び第４図に詳細に示されている。第３図はＣＰＵモジ
ュールのブロック図であり、第４図はＣＰＵモジュール
３０、Ｉ１０モジュール１００及びそれらの相互接続部
のブロック図である。ＣＰＵモジュール３０及び３０′
に含まれた要素及びその動作は同じであるから、ＣＰＵ
モジュール３０についてのみ説明する。
及び第４図に詳細に示されている。第３図はＣＰＵモジ
ュールのブロック図であり、第４図はＣＰＵモジュール
３０、Ｉ１０モジュール１００及びそれらの相互接続部
のブロック図である。ＣＰＵモジュール３０及び３０′
に含まれた要素及びその動作は同じであるから、ＣＰＵ
モジュール３０についてのみ説明する。
ＣＰＵモジュール３０は、二重のＣＰＵ４０及び５０を
含んでいる。これらＣＰＵ４０及び５Ｏは、当業者に知
られている標準的な中央処理ユニットである。ここに述
べる好ましい実施例では、ＣＰＵ４０及び５０は、本発
明の譲受人であるデジタルエクイップメント社によって
装造されたＶＡＸ（登録商標）プロセッサである。
含んでいる。これらＣＰＵ４０及び５Ｏは、当業者に知
られている標準的な中央処理ユニットである。ここに述
べる好ましい実施例では、ＣＰＵ４０及び５０は、本発
明の譲受人であるデジタルエクイップメント社によって
装造されたＶＡＸ（登録商標）プロセッサである。
ＣＰＵ４０及び５０には、これらＣＰＵに対して充分な
メモリサイズの標準的なキャッシュＲＡＭであるキ゛ヤ
ッシュメモリ４２及び５２が各々組み合わされる。好ま
しい実施例においては、キャッシュＲＡＭが４ＫＸ６４
ビツトである。然し。
メモリサイズの標準的なキャッシュＲＡＭであるキ゛ヤ
ッシュメモリ４２及び５２が各々組み合わされる。好ま
しい実施例においては、キャッシュＲＡＭが４ＫＸ６４
ビツトである。然し。
本発明は、キャッシュＲＡＭをもつ必要はない。
ＣＰＵ４０とキャッシュ４２との間のインターフェイス
として働くのは、システムサポート・キャッシュ制御要
素４４であり、ＣＰＵ５０とキャッシュ５２との間のイ
ンターフェイスとして働くのは、システムサポート・キ
ャッシュ制御要素５４である。要素４４と５４は同一で
あり、その各々は対応するキャッシュとＣＰＵとの間の
標準的なインターフェイスをなし、又、インターバルタ
イマのような従来の周辺装置機能をＣＰＵに与える。キ
ャッシュバス４３及び５３は、ＣＰＵ４０及び５０を各
々システムサポート・キャッシュ制御モジュール５２及
び４２に接続する。
として働くのは、システムサポート・キャッシュ制御要
素４４であり、ＣＰＵ５０とキャッシュ５２との間のイ
ンターフェイスとして働くのは、システムサポート・キ
ャッシュ制御要素５４である。要素４４と５４は同一で
あり、その各々は対応するキャッシュとＣＰＵとの間の
標準的なインターフェイスをなし、又、インターバルタ
イマのような従来の周辺装置機能をＣＰＵに与える。キ
ャッシュバス４３及び５３は、ＣＰＵ４０及び５０を各
々システムサポート・キャッシュ制御モジュール５２及
び４２に接続する。
２、メモリモジュール
ＣＰＵ４０及び５０は、４つまでのメモリモジュール６
０を共有できるのが好ましい。第５図は１つのメモリモ
ジュール６０のブロック図であり、そして第６図はモジ
ュール６０の特定のメモリ要素を示す詳細図である。
０を共有できるのが好ましい。第５図は１つのメモリモ
ジュール６０のブロック図であり、そして第６図はモジ
ュール６０の特定のメモリ要素を示す詳細図である。
メモリモジュール６０は、−次メモリ制御器７０から３
２ビット両方向メモリバス８５を経てデータを受け取る
。又、メモリモジュール６０は、メモリ制御器７０及び
７５から各々バス８０及び８２を経てアドレス／制御信
号も受け取る。バス８０及び８２は、行及び列のアドレ
ス信号と、タイミング及び制御信号１例えば、ＲＡＳ
（行アドレスストローブ）、ＣＡＳ （列アドレススト
ローブ）、ＷＥ（書き込みイネーブル）及びリフレッシ
ュ信号とを含んでいる。
２ビット両方向メモリバス８５を経てデータを受け取る
。又、メモリモジュール６０は、メモリ制御器７０及び
７５から各々バス８０及び８２を経てアドレス／制御信
号も受け取る。バス８０及び８２は、行及び列のアドレ
ス信号と、タイミング及び制御信号１例えば、ＲＡＳ
（行アドレスストローブ）、ＣＡＳ （列アドレススト
ローブ）、ＷＥ（書き込みイネーブル）及びリフレッシ
ュ信号とを含んでいる。
第５図に示すように、メモリモジュール６０はメモリア
レイ６００を含んでいる。このメモリアレイ６００は、
行及び列アドレスによってアドレスできる標準的なＲＡ
Ｍであるのが好ましい。
レイ６００を含んでいる。このメモリアレイ６００は、
行及び列アドレスによってアドレスできる標準的なＲＡ
Ｍであるのが好ましい。
好ましい実施例では、メモリアレイ６００は、メモリを
８バンクまで含むことができる。
８バンクまで含むことができる。
制御論理回路６１０は、アドレス及びメモリ制御信号を
伝送しそしてタイミング及び内部制御信号を発生する。
伝送しそしてタイミング及び内部制御信号を発生する。
第６図に詳細に示されたように、制御論理回路６１０は
、−次制御信号デマルチプレクサ６１２と、ミラー制御
信号デマルチプレクサ６１４と、−次制御信号ドライバ
６１６と、システムタイミング制御信号発生器６１８と
を備えている。−次制御信号デマルチプレクサ６１２は
。
、−次制御信号デマルチプレクサ６１２と、ミラー制御
信号デマルチプレクサ６１４と、−次制御信号ドライバ
６１６と、システムタイミング制御信号発生器６１８と
を備えている。−次制御信号デマルチプレクサ６１２は
。
−次ボードアドレス及び−次バンクアドレス信号及び−
次ＲＡＳ、ＣＡＳ、ＷＥ及びリフレッシュ信号を一次メ
モリ制御器７０から受け取る。−次ボードアドレス信号
が特定のボードを識別する場合には、そのボードがアク
ティブとなり、そのボードのデマルチプレクサ６１２は
、ＲＡＳ、ＣＡＳ、リフレッシュ及び３ビツトのバンク
アドレス信号から２組の８個の制御信号を発生する。こ
れら８個の制御信号は、−次制御信号ドライバ６１６か
らの８個のＰＲＡＳ （−次ＲＡＳ）及び８個のＰＣＡ
Ｓ （−次ＣＡＳ）信号となる。ドライバ６１６は、こ
れらの信号をブーストして種々のメモリバンクを駆動す
る。アクティブなメモリボードについては、デマルチプ
レクサ６１２は、ＷＥ倍信号デマルチプレクスしてその
４つのコピーを形成し、これらはドライバ６１６によっ
てブーストされて４つのＰＷＥ （−次ＷＥ）信号が形
成される。リフレッシュ動作中には、全てのボードがア
クティブとなる。
次ＲＡＳ、ＣＡＳ、ＷＥ及びリフレッシュ信号を一次メ
モリ制御器７０から受け取る。−次ボードアドレス信号
が特定のボードを識別する場合には、そのボードがアク
ティブとなり、そのボードのデマルチプレクサ６１２は
、ＲＡＳ、ＣＡＳ、リフレッシュ及び３ビツトのバンク
アドレス信号から２組の８個の制御信号を発生する。こ
れら８個の制御信号は、−次制御信号ドライバ６１６か
らの８個のＰＲＡＳ （−次ＲＡＳ）及び８個のＰＣＡ
Ｓ （−次ＣＡＳ）信号となる。ドライバ６１６は、こ
れらの信号をブーストして種々のメモリバンクを駆動す
る。アクティブなメモリボードについては、デマルチプ
レクサ６１２は、ＷＥ倍信号デマルチプレクスしてその
４つのコピーを形成し、これらはドライバ６１６によっ
てブーストされて４つのＰＷＥ （−次ＷＥ）信号が形
成される。リフレッシュ動作中には、全てのボードがア
クティブとなる。
ミラー制御信号デマルチプレクサ６１４は、ミラー信号
に対して等しく動作する。ミラー信号は別々のボードに
供給されず、エラー検出に使用されるだけであるから、
ドライバを必要としない。
に対して等しく動作する。ミラー信号は別々のボードに
供給されず、エラー検出に使用されるだけであるから、
ドライバを必要としない。
システムタイミング／制御信号発生器６１８は、４種類
の入力、即ちクロッ信号と、書き込み、読み取り及びリ
フレッシュタイミングのようなメモリサイクル信号と、
当業者に良く知られた幾つかの他のシステム制御信号と
、アドレスビット２９とを受け取る。アドレスビット２
９は、アドレス信号がメモリスペース（即ち、メモリア
レイ６００）へのアクセスを識別するか又はＩ１０スペ
ース（Ｉ１０装置又はシステムレジスタの１つ）へのア
クセスを識別するかを決定する。システムタイミング制
御信号発生器６１８は、以下に述べるメモリモジュール
６０の他の要素の整合及びタイミングを制御する。
の入力、即ちクロッ信号と、書き込み、読み取り及びリ
フレッシュタイミングのようなメモリサイクル信号と、
当業者に良く知られた幾つかの他のシステム制御信号と
、アドレスビット２９とを受け取る。アドレスビット２
９は、アドレス信号がメモリスペース（即ち、メモリア
レイ６００）へのアクセスを識別するか又はＩ１０スペ
ース（Ｉ１０装置又はシステムレジスタの１つ）へのア
クセスを識別するかを決定する。システムタイミング制
御信号発生器６１８は、以下に述べるメモリモジュール
６０の他の要素の整合及びタイミングを制御する。
第５図に示された構成エラー論理回路６２０は、メモリ
モジュール６０の動作中に検出されたエラーに関連した
情報を記憶する。特に、比較論理回路６３０によってエ
ラーが検出された場合には、構成エラー論理回路６２０
は、その欠陥アドレス及び／又はデータを識別するに必
要な情報を記憶する。然し乍ら、比較論理回路６３０は
、制御及びアドレス信号をチェックするだけで、メモリ
データ信号はチェックしない。
モジュール６０の動作中に検出されたエラーに関連した
情報を記憶する。特に、比較論理回路６３０によってエ
ラーが検出された場合には、構成エラー論理回路６２０
は、その欠陥アドレス及び／又はデータを識別するに必
要な情報を記憶する。然し乍ら、比較論理回路６３０は
、制御及びアドレス信号をチェックするだけで、メモリ
データ信号はチェックしない。
メモリデータ信号はエラー検出コード（ＥＤＣ）を用い
てチェックされる。好ましい実施例では、メモリ制御器
７０及び７５によって必要とされるものと同じコードを
使用し、これは、単一ビット修正、二重ビット検出、エ
ラー修正コード（ＥＣＣ）であるのが好ましい。
てチェックされる。好ましい実施例では、メモリ制御器
７０及び７５によって必要とされるものと同じコードを
使用し、これは、単一ビット修正、二重ビット検出、エ
ラー修正コード（ＥＣＣ）であるのが好ましい。
第６図に示されたように、構成エラー論理回路６２０は
、エラー処理論理回路６２５及びＥＥＰＲＯＭ６２６を
備えている。エラー処理論理回路６２５は、エラーカウ
ンタと、制御論理回路と、４つの記憶レジスタ（１つは
一次アドレス用、１つは二次アドレス用、１つはＥＣＣ
用そして１つはデータワード用）とを備えている。論理
回路６２５は、以下で詳細に述べる比較論理回路６３０
の出力からエラー信号を発生する。好ましくは、エラー
状態が検出されたときに、カウンタが増加し、論理回路
６２５のレジスタが一次及びそのミラーメモリアドレス
と、ＦＣＣと、それに関連したデータワードとを記憶す
る。何等かの形式のＮＶＲＡＭ （不揮発性ＲＡＭ）
であるＥＥＰＲＯＭ６２６は、オフライン診断に対して
メモリエラーデータを記憶する。メモリモジュールに欠
陥が生じた後にこのモジュールが取り外されたときには
、欠陥の原因を判断するためにＥＥＰＲＯＭ６２６から
記憶されたデータが取り出される。
、エラー処理論理回路６２５及びＥＥＰＲＯＭ６２６を
備えている。エラー処理論理回路６２５は、エラーカウ
ンタと、制御論理回路と、４つの記憶レジスタ（１つは
一次アドレス用、１つは二次アドレス用、１つはＥＣＣ
用そして１つはデータワード用）とを備えている。論理
回路６２５は、以下で詳細に述べる比較論理回路６３０
の出力からエラー信号を発生する。好ましくは、エラー
状態が検出されたときに、カウンタが増加し、論理回路
６２５のレジスタが一次及びそのミラーメモリアドレス
と、ＦＣＣと、それに関連したデータワードとを記憶す
る。何等かの形式のＮＶＲＡＭ （不揮発性ＲＡＭ）
であるＥＥＰＲＯＭ６２６は、オフライン診断に対して
メモリエラーデータを記憶する。メモリモジュールに欠
陥が生じた後にこのモジュールが取り外されたときには
、欠陥の原因を判断するためにＥＥＰＲＯＭ６２６から
記憶されたデータが取り出される。
比較論理回路６３０は、−次メモリ制御器７０からのＦ
ＣＣ，制御及びアドレス信号をミラーメモリ制御器７５
からの信号と比較することによりエラー検出を行い、こ
れら信号が互いに等しくないことを検出する。比較論理
回路６３０は、第６図に詳細に示されており１行及び列
アドレスメモリドライバ６３２、アドレス比較器６３４
、制御信号比較器６３６、ＥＣＣ信号比較器６３８、デ
ータ及びＥＣＣトランシーバ６４０、及びＥＣＣ発生器
６４２を備えている。
ＣＣ，制御及びアドレス信号をミラーメモリ制御器７５
からの信号と比較することによりエラー検出を行い、こ
れら信号が互いに等しくないことを検出する。比較論理
回路６３０は、第６図に詳細に示されており１行及び列
アドレスメモリドライバ６３２、アドレス比較器６３４
、制御信号比較器６３６、ＥＣＣ信号比較器６３８、デ
ータ及びＥＣＣトランシーバ６４０、及びＥＣＣ発生器
６４２を備えている。
行及び列アドレスメモリドライバ６３２は、１１ビツト
の行及び列アドレス信号を受け取って各信号の４つのコ
ピーを発生し、メモリアレイ６０ｏの全てのメモリバン
クに対して充分な信号強度を与える。
の行及び列アドレス信号を受け取って各信号の４つのコ
ピーを発生し、メモリアレイ６０ｏの全てのメモリバン
クに対して充分な信号強度を与える。
各々の二次行及び列アドレス信号の４つのコピーは、ミ
ラー行及び列アドレス信号と同様に、アドレス比較器６
３４へ入力される。メモリモジュール６ｏの好ましい実
施例においては、行及び列の両方のアドレスが１１ビツ
トの長さであり、交互のサイクルにバス８０及び８２を
経て送信される。従って、各メモリアドレスごとに、２
つの比較が順次行われる。
ラー行及び列アドレス信号と同様に、アドレス比較器６
３４へ入力される。メモリモジュール６ｏの好ましい実
施例においては、行及び列の両方のアドレスが１１ビツ
トの長さであり、交互のサイクルにバス８０及び８２を
経て送信される。従って、各メモリアドレスごとに、２
つの比較が順次行われる。
アドレス比較器６３４は、別々の信号に各々対応する１
１個の５入力排他的オアゲート回路を用いて４４個の二
次行及び列アドレス信号と１１個のミラー行及び列アド
レス信号を同時に比較する。排他的オアゲート回路は、
いずれかの入力が異なる場合にそれらの出力をイネーブ
ルする。同様に、アドレス比較器６３４は、−次ボード
アドレス信号とミラーボードアドレス信号を比較すると
共に、−次バンクアドレス信号とミラーバンクアドレス
信号を比較する。これら全ての信号は、デマルチプレク
サ６１２及び６１４へも入力される。
１個の５入力排他的オアゲート回路を用いて４４個の二
次行及び列アドレス信号と１１個のミラー行及び列アド
レス信号を同時に比較する。排他的オアゲート回路は、
いずれかの入力が異なる場合にそれらの出力をイネーブ
ルする。同様に、アドレス比較器６３４は、−次ボード
アドレス信号とミラーボードアドレス信号を比較すると
共に、−次バンクアドレス信号とミラーバンクアドレス
信号を比較する。これら全ての信号は、デマルチプレク
サ６１２及び６１４へも入力される。
システムタイミング及び制御信号発生器６１８は、入力
信号が安定したときに比較を行うようにするためにアド
レス比較器６３４のタイミングを制御する。比較の結果
は、エラー処理及び制御論理回路６２５へ入力される。
信号が安定したときに比較を行うようにするためにアド
レス比較器６３４のタイミングを制御する。比較の結果
は、エラー処理及び制御論理回路６２５へ入力される。
アドレス比較器６３４がいずれかの対応する信号が互い
に異なることが分かった場合には、回路６２５がエラー
を指示し、アドレス／制御エラー信号７６２をメモリ制
御器７０及び８０に送ることによって適当な処置をとる
。
に異なることが分かった場合には、回路６２５がエラー
を指示し、アドレス／制御エラー信号７６２をメモリ制
御器７０及び８０に送ることによって適当な処置をとる
。
制御信号比較器６３６は、アドレス信号比較器６３４と
同様に動作する。制御信号比較器６３６は、ＰＲＡＳ信
号とＭＲＡＳ信号を比較し、ＰＣＡＳ信号とＭＣＡＳ信
号を比較し、ＰＷＥ信号とＭＷＥ信号を比較しそして二
次リフレッシュ信号とミラーリフレッシュ信号を比較す
る。制御信号比較器６３６は、アドレス比較器６３４と
はゾ同様にタイミングどりされ、比較エラーが指示され
たときに、エラー処理及び制御論理回路６２５はエラー
を指示し、アドレス／制御エラー信号をメモリ制御器７
０及び７５に送信する。
同様に動作する。制御信号比較器６３６は、ＰＲＡＳ信
号とＭＲＡＳ信号を比較し、ＰＣＡＳ信号とＭＣＡＳ信
号を比較し、ＰＷＥ信号とＭＷＥ信号を比較しそして二
次リフレッシュ信号とミラーリフレッシュ信号を比較す
る。制御信号比較器６３６は、アドレス比較器６３４と
はゾ同様にタイミングどりされ、比較エラーが指示され
たときに、エラー処理及び制御論理回路６２５はエラー
を指示し、アドレス／制御エラー信号をメモリ制御器７
０及び７５に送信する。
ＦＣＣ比較回路６３８は、比較器６３４及び６３６とは
若干異なった動作をする。書き込み動作の場合、ＥＣＣ
比較器６３８は、データ及びＥＣＣトランシーバ６４０
から７ビツトの二次ＦＣＣデータを受け取る。トランシ
ーバ６４０はメモリアレイ６００に対するデータ及びＥ
ＣＣ信号をバッファする。次いで、ＥＣＣ比較器６３８
は。
若干異なった動作をする。書き込み動作の場合、ＥＣＣ
比較器６３８は、データ及びＥＣＣトランシーバ６４０
から７ビツトの二次ＦＣＣデータを受け取る。トランシ
ーバ６４０はメモリアレイ６００に対するデータ及びＥ
ＣＣ信号をバッファする。次いで、ＥＣＣ比較器６３８
は。
トランシーバ６４０からのＥＣＣ信号と、トランシーバ
６４０の出力の３２ビット−次データ信号からＥＣＣ発
生器６４２によって形成されたＥＣＣ信号とを比較する
。
６４０の出力の３２ビット−次データ信号からＥＣＣ発
生器６４２によって形成されたＥＣＣ信号とを比較する
。
又、ＥＣＣ比較器６３８は、ミラーメモリ制御器７５か
ら受け取ったミラーＥＣＣ信号と、−次メモリ制御器７
０から受け取った二次ＦＣＣ信号とを比較する。いずれ
かのＦＣＣ比較によって２つの信号が等しくないことが
指示された場合には、エラー処理及・び制御論理回路６
２５がエラーを指示し、ＥＣＣエラー信号７５２をメモ
リ制御器７０及び７５に送信する。比較器６３４及び６
３６の場合と同様に、ＥＣＣ比較器６３８は、入力信号
が安定したときに比較が行われるようにりイミングどり
される。
ら受け取ったミラーＥＣＣ信号と、−次メモリ制御器７
０から受け取った二次ＦＣＣ信号とを比較する。いずれ
かのＦＣＣ比較によって２つの信号が等しくないことが
指示された場合には、エラー処理及・び制御論理回路６
２５がエラーを指示し、ＥＣＣエラー信号７５２をメモ
リ制御器７０及び７５に送信する。比較器６３４及び６
３６の場合と同様に、ＥＣＣ比較器６３８は、入力信号
が安定したときに比較が行われるようにりイミングどり
される。
読み取り動作の場合には、３２ビツトデータ及び７ビツ
トＦＣＣがメモリアレイ６００から読み取ら九る６更に
、ＥＣＣｇ！生器６４２は、ＥＣＣ比較器６３８がメモ
リアレイ６００からの７ビツトＦＣＣと比較するところ
の３２ビツトデータから７ビツトＦＣＣを発生する６又
、ＥＣＣ比較器６３８は、入力信号が安定したときに比
較が行われるようにタイミングどりされる。２つの信号
が等しくない場合には、エラー処理及び制御論理回路６
２５がエラーを指示し、ＦＣＣエラー信号７５２をメモ
リ制御器７０及び７５へ送信する。
トＦＣＣがメモリアレイ６００から読み取ら九る６更に
、ＥＣＣｇ！生器６４２は、ＥＣＣ比較器６３８がメモ
リアレイ６００からの７ビツトＦＣＣと比較するところ
の３２ビツトデータから７ビツトＦＣＣを発生する６又
、ＥＣＣ比較器６３８は、入力信号が安定したときに比
較が行われるようにタイミングどりされる。２つの信号
が等しくない場合には、エラー処理及び制御論理回路６
２５がエラーを指示し、ＦＣＣエラー信号７５２をメモ
リ制御器７０及び７５へ送信する。
前記したように、エラー処理論理回路６２５は、読み取
り動作中に生じる第１ＦＣＣエラーの一次及びミラーア
ドレスをセーブする。論理回路６２５内のカウンタのＥ
ＣＣエラーカウントは、これが最初に発生する場合に１
にセットされる。
り動作中に生じる第１ＦＣＣエラーの一次及びミラーア
ドレスをセーブする。論理回路６２５内のカウンタのＥ
ＣＣエラーカウントは、これが最初に発生する場合に１
にセットされる。
その後にＥＣＣ読み取りエラーが生じると、メモリモジ
ュール６０内のＥＣＣエラーカウントが増加される。Ｃ
ＰＵ４０及び５ｏは、メモリモジュールに記憶されたア
ドレス及びカウント情報を通常の診断テストの一部分と
して周期的にポーリングする。ポーリングプロセスの一
部分によりこれらレジスタがクリアされ、ＦＣＣエラー
のある次のアドレスをトラップできるようにする。ＣＰ
Ｕ４０及び５０が修正されたデータをトラップされたア
ドレスに書き込むときには、メモリアレイ６００からの
これら「ソフトエラー」が修正される。
ュール６０内のＥＣＣエラーカウントが増加される。Ｃ
ＰＵ４０及び５ｏは、メモリモジュールに記憶されたア
ドレス及びカウント情報を通常の診断テストの一部分と
して周期的にポーリングする。ポーリングプロセスの一
部分によりこれらレジスタがクリアされ、ＦＣＣエラー
のある次のアドレスをトラップできるようにする。ＣＰ
Ｕ４０及び５０が修正されたデータをトラップされたア
ドレスに書き込むときには、メモリアレイ６００からの
これら「ソフトエラー」が修正される。
３、メモリ制御器
前記したように、メモリモジュール６０は、メモリへの
データ信号の比較は行わない。−次及びミラーメモリ制
御器７０及び７５がこのような比較を行う。メモリ制御
器７０及び７５は、各々、メモリモジュール６０へのＣ
ＰＵ４０及び５ｏのアクセスを制御する。−次メモリ制
御器７０が第７図に詳細に示されており、ミラーメモリ
制御器７５が第８図に詳細に示されている。これらメモ
リ制御器７０及び７５は第７図及び第８図では若干具な
って示されているが、融通性を得るためにはこれらが同
一であるのが好ましい。これらの図面は説明を簡略化す
るために別々に示されている。
データ信号の比較は行わない。−次及びミラーメモリ制
御器７０及び７５がこのような比較を行う。メモリ制御
器７０及び７５は、各々、メモリモジュール６０へのＣ
ＰＵ４０及び５ｏのアクセスを制御する。−次メモリ制
御器７０が第７図に詳細に示されており、ミラーメモリ
制御器７５が第８図に詳細に示されている。これらメモ
リ制御器７０及び７５は第７図及び第８図では若干具な
って示されているが、融通性を得るためにはこれらが同
一であるのが好ましい。これらの図面は説明を簡略化す
るために別々に示されている。
第７図に示すように、−次制御及びアドレスラインは一
次メモリ制御器７０を通してメモリモジュール６０へ直
結されている。メモリ相互接続部８０の一次制御信号は
、ＲＥＡＤ及びＷＲＩＴＥといった必要な全てのタイミ
ング及び内部制御信号を形成するために回路（図示せず
）によって処理され、デコードされる。
次メモリ制御器７０を通してメモリモジュール６０へ直
結されている。メモリ相互接続部８０の一次制御信号は
、ＲＥＡＤ及びＷＲＩＴＥといった必要な全てのタイミ
ング及び内部制御信号を形成するために回路（図示せず
）によって処理され、デコードされる。
データライン７０は、書き込み動作中に書き込みバッフ
ァ７１５及び７２０を経てメモリ相互接続部８５へ接続
される。読み取り動作中には、メモリモジュール６０か
らメモリ相互接続部８５に送られるデータが読み取りバ
ッファ７２５を通り、ＥＣＣ発生器７３０及びＥＣＣチ
ェック／修正回路７３５へ入力される。ＥＣＣチェック
／修正回路７３５の出力は、読み取りバッファ７４０へ
入力され、その出力はデータライン７１０へ接続される
。
ァ７１５及び７２０を経てメモリ相互接続部８５へ接続
される。読み取り動作中には、メモリモジュール６０か
らメモリ相互接続部８５に送られるデータが読み取りバ
ッファ７２５を通り、ＥＣＣ発生器７３０及びＥＣＣチ
ェック／修正回路７３５へ入力される。ＥＣＣチェック
／修正回路７３５の出力は、読み取りバッファ７４０へ
入力され、その出力はデータライン７１０へ接続される
。
ＥＣＣ発生器７３０は、メモリモジュール６０に書き込
まれるようにデータライン７１０から受け取ったデータ
に対しＦＣＣを発生する。この発生器７３０からのＥＣ
Ｃは、書き込みバッファ７４５を経てメモリモジュール
６０へ送られる一次ＦＣＣ信号である。
まれるようにデータライン７１０から受け取ったデータ
に対しＦＣＣを発生する。この発生器７３０からのＥＣ
Ｃは、書き込みバッファ７４５を経てメモリモジュール
６０へ送られる一次ＦＣＣ信号である。
読み取り動作中にメモリモジュール６０から受け取られ
た一次ＦＣＣ信号は、読み取りバッファ７４８を経てＥ
ＣＣチェック／修正回路７３５へ送られる。ＥＣＣチェ
ック／修正回路７３５は、メモリ相互接続部８５から受
け取ったデータから発生されたＦＣＣをチェックして、
エラーを検出する。又、回路７３５は単一ビットエラー
を修正し、修正したデータを読み取りバッファ７４０を
経て送信する。ＥＣＣチェック／修正回路７３５がエラ
ーを修正できないと判断した場合には、修正不能読み取
りエラー信号７３８をエラーラッチ７５０に送信し、該
ラッチはこの信号を記憶する。
た一次ＦＣＣ信号は、読み取りバッファ７４８を経てＥ
ＣＣチェック／修正回路７３５へ送られる。ＥＣＣチェ
ック／修正回路７３５は、メモリ相互接続部８５から受
け取ったデータから発生されたＦＣＣをチェックして、
エラーを検出する。又、回路７３５は単一ビットエラー
を修正し、修正したデータを読み取りバッファ７４０を
経て送信する。ＥＣＣチェック／修正回路７３５がエラ
ーを修正できないと判断した場合には、修正不能読み取
りエラー信号７３８をエラーラッチ７５０に送信し、該
ラッチはこの信号を記憶する。
エラーラッチ７５０への他の入力は、アンドゲート７５
５から受け取ったＦＣＣエラー信号７５８である。アン
ドゲート７５５は、−次ＦＣＣエラー信号７５２（エラ
ー処理及び制御論理回路６２５からの）及びＷＲＩＴＥ
信号を入力として受け取る。ＦＣＣチェック／修正回路
は読み取り動作に対しエラーの検出及び修正を行うので
、アンドゲート７５５は、書き込み動作中にのみ一次Ｆ
ＣＣエラーを指示するように確保する。
５から受け取ったＦＣＣエラー信号７５８である。アン
ドゲート７５５は、−次ＦＣＣエラー信号７５２（エラ
ー処理及び制御論理回路６２５からの）及びＷＲＩＴＥ
信号を入力として受け取る。ＦＣＣチェック／修正回路
は読み取り動作に対しエラーの検出及び修正を行うので
、アンドゲート７５５は、書き込み動作中にのみ一次Ｆ
ＣＣエラーを指示するように確保する。
エラーラッチ７５０への別の入力は、エラー処理及び制
御論理回路６２５からの一次アドレス／制御エラー信号
７６２である。エラーラッチ７５０への残りの入力はミ
ラー比較不一致信号７６８である。このミラー不一致信
号７６８は、−次メモリ制御器７０及びミラーメモリ制
御器７５からメモリモジュール６０へ送られた信号が互
いに不一致であることを比較器が検出したときにミラー
メモリ制御器７５から受け取られる。
御論理回路６２５からの一次アドレス／制御エラー信号
７６２である。エラーラッチ７５０への残りの入力はミ
ラー比較不一致信号７６８である。このミラー不一致信
号７６８は、−次メモリ制御器７０及びミラーメモリ制
御器７５からメモリモジュール６０へ送られた信号が互
いに不一致であることを比較器が検出したときにミラー
メモリ制御器７５から受け取られる。
エラーラッチ７５０に記憶される信号は各々データビッ
トとして記憶される。これらのビットはオアゲート７６
０へ入力され、該ゲートは、エラーラッチ７５０のいず
れかのビットがイネーブルされた場合に一次ミラーエラ
ー信号をイネーブルする。
トとして記憶される。これらのビットはオアゲート７６
０へ入力され、該ゲートは、エラーラッチ７５０のいず
れかのビットがイネーブルされた場合に一次ミラーエラ
ー信号をイネーブルする。
ミラーメモリ制御器７５が第８図に詳細に示されている
。ミラーアドレス及び制御信号８２は、それに対応する
一次制御信号８０が一次メモリ制′ａ器７０を通過した
のと同様にミラーメモリ制御器７５に通されてデコード
される。データライン７１１は書き込みバッファ７１６
を通して受け取られ、比較器７６５へ入力される。これ
らのデータラインは、又、ＦＣＣ発生器７３１へも入力
され、該発生器はミラーＦＣＣ信号を発生する。ミラー
ＦＣＣ信号は、書き込みバッファ７４６によってメモリ
モジュール６０に送られる。
。ミラーアドレス及び制御信号８２は、それに対応する
一次制御信号８０が一次メモリ制′ａ器７０を通過した
のと同様にミラーメモリ制御器７５に通されてデコード
される。データライン７１１は書き込みバッファ７１６
を通して受け取られ、比較器７６５へ入力される。これ
らのデータラインは、又、ＦＣＣ発生器７３１へも入力
され、該発生器はミラーＦＣＣ信号を発生する。ミラー
ＦＣＣ信号は、書き込みバッファ７４６によってメモリ
モジュール６０に送られる。
データライン７１１は、制御器７５が一次制御器として
働く必要がある場合に、書き込みバッファ７２２を経て
メモリモジュール相互接続部８５にも接続される。然し
乍ら、一般に、１組のデータ信号しかメモリモジュール
６ｏに送られず、バッファ７２２は通常ディスエイプル
される。
働く必要がある場合に、書き込みバッファ７２２を経て
メモリモジュール相互接続部８５にも接続される。然し
乍ら、一般に、１組のデータ信号しかメモリモジュール
６ｏに送られず、バッファ７２２は通常ディスエイプル
される。
データは、読み取り及び書き込みの両方の動作中にメモ
リモジュール６０からメモリ相互接続部８５を経てメモ
リ制御器７５へ受け取られる。
リモジュール６０からメモリ相互接続部８５を経てメモ
リ制御器７５へ受け取られる。
書き込み動作中には、メモリ相互接続部８５のデータは
、−次メモリ制御器７０がメモリモジュール６０へ送る
ものと同じデータである。このデータは、書き込みバッ
ファ７２１を経て比較器７６５へ受け取られる。書き込
み動作中に、−次メモリ制御器７０からのデータがミラ
ーメモリ制御器７５からのデータに等しくない場合には
、比較器７６５がミラー比較不一致信号７６８をイネー
ブルし、この信号は、−次メモリ制御器７０のエラーラ
ッチ７５０及びミラーメモリ制御器７５のエラーラッチ
７５１の両方に入力される。
、−次メモリ制御器７０がメモリモジュール６０へ送る
ものと同じデータである。このデータは、書き込みバッ
ファ７２１を経て比較器７６５へ受け取られる。書き込
み動作中に、−次メモリ制御器７０からのデータがミラ
ーメモリ制御器７５からのデータに等しくない場合には
、比較器７６５がミラー比較不一致信号７６８をイネー
ブルし、この信号は、−次メモリ制御器７０のエラーラ
ッチ７５０及びミラーメモリ制御器７５のエラーラッチ
７５１の両方に入力される。
読み取り動作中に、メモリモジュール６０からのデータ
は相互接続部８５から読み取りバッファ７２６を経て受
け取られ１次いで、ＦＣＣチェック／修正回路７３６へ
入力される。メモリモジュール６０から受け取ったミラ
ーＦＣＣ信号は、読み取りバッファ７４９を経て受け取
られると共に、ＦＣＣチェック／修正回路７３６にも入
力される。−次メモリ制御器７０のＥＣＧチェック／修
正回路７３５と同様に、ＦＣＣチェック／修正回路７３
６は、読み取りバッファ７４１を経てデータライン７１
１にデータを出力する前に全ての単一ビットエラーを修
正する。ＦＣＣチェック／修正回路７３６がエラーを修
正できない場合には、修正不能読み取りエラー信号７３
９をイネーブルし、この信号は一次メモリ制御器７０の
ラッチ７５０の場合と同様にエラーラッチ７５１に記憶
される。
は相互接続部８５から読み取りバッファ７２６を経て受
け取られ１次いで、ＦＣＣチェック／修正回路７３６へ
入力される。メモリモジュール６０から受け取ったミラ
ーＦＣＣ信号は、読み取りバッファ７４９を経て受け取
られると共に、ＦＣＣチェック／修正回路７３６にも入
力される。−次メモリ制御器７０のＥＣＧチェック／修
正回路７３５と同様に、ＦＣＣチェック／修正回路７３
６は、読み取りバッファ７４１を経てデータライン７１
１にデータを出力する前に全ての単一ビットエラーを修
正する。ＦＣＣチェック／修正回路７３６がエラーを修
正できない場合には、修正不能読み取りエラー信号７３
９をイネーブルし、この信号は一次メモリ制御器７０の
ラッチ７５０の場合と同様にエラーラッチ７５１に記憶
される。
又、エラーラッチ７５１は、アンドゲート７５６からの
ＥＣＣエラー信号７５９も記憶し、このアンドゲートは
、メモリモジュール６ｏがらのミラーＥＣＣｚラー信号
７５３とＷＲＩＴＥ信号とを合成する。更に、エラ二ラ
ッチは、メモリエラーモジュール６０のエラー処理論理
及び制御回路６２５からのミラーアドレス／制御エラー
信号７６３も記憶する°。エラーラッチ７５１の出力は
オアゲート７６１に入力される。オアゲート７６１は、
エラーラッチ７５１のいずれかのビットがイネーブルさ
れた場合にミラーメモリエラー信号をイネーブルする。
ＥＣＣエラー信号７５９も記憶し、このアンドゲートは
、メモリモジュール６ｏがらのミラーＥＣＣｚラー信号
７５３とＷＲＩＴＥ信号とを合成する。更に、エラ二ラ
ッチは、メモリエラーモジュール６０のエラー処理論理
及び制御回路６２５からのミラーアドレス／制御エラー
信号７６３も記憶する°。エラーラッチ７５１の出力は
オアゲート７６１に入力される。オアゲート７６１は、
エラーラッチ７５１のいずれかのビットがイネーブルさ
れた場合にミラーメモリエラー信号をイネーブルする。
処理システム２０′は、内部的には二重レールシステム
である。一方のレールは、ＣＰＵ４０と、キャッシュメ
モリ４２と、メモリ制御器７０と、内部バス４６とを備
えている。他方のレールは、ＣＰＵ５０と、キャッシュ
メモリ５２と、メモリ制御器７５と、内部バス５６とを
備えている。
である。一方のレールは、ＣＰＵ４０と、キャッシュメ
モリ４２と、メモリ制御器７０と、内部バス４６とを備
えている。他方のレールは、ＣＰＵ５０と、キャッシュ
メモリ５２と、メモリ制御器７５と、内部バス５６とを
備えている。
然し乍ら、メモリモジュール６０は共有リソースである
。従って、メモリモジュール７０及び７５は、メモリモ
ジュール６０に対しては二重レール−単一レールインタ
ーフェイスをなす、従って、本明、ＩＩＩ書のＢ節で述
べた本明細書の原理によれば、このインターフェイスに
おいてエラーチェックが与えられる。好ましい実施例に
おいては、このようなエラーチェックが２つの異なった
技術を含む。
。従って、メモリモジュール７０及び７５は、メモリモ
ジュール６０に対しては二重レール−単一レールインタ
ーフェイスをなす、従って、本明、ＩＩＩ書のＢ節で述
べた本明細書の原理によれば、このインターフェイスに
おいてエラーチェックが与えられる。好ましい実施例に
おいては、このようなエラーチェックが２つの異なった
技術を含む。
先ず第１に、ＣＰＵ５Ｑからメモリ制御器７５へ送られ
るデータ信号はメモリモジュール６０に書き込まれず、
ＣＰＵ４０からメモリ制御器７０を経て送られるデータ
信号と比較される。メモリ制御器７５はこの比較を行う
と共に、メモリモジュール６０へ送られたデータに対し
てエラーチェックを行う、メモリモジュール６０は、メ
モリ制御器７０及び７５からのアドレス、制御信号及び
ＥＣＣを比較し、不一致を検出する。第２のエラーチェ
ック技術は、メモリ制御器７０及び７５がメモリデータ
からそれ自身のＦＣＣを発生することを含む。
るデータ信号はメモリモジュール６０に書き込まれず、
ＣＰＵ４０からメモリ制御器７０を経て送られるデータ
信号と比較される。メモリ制御器７５はこの比較を行う
と共に、メモリモジュール６０へ送られたデータに対し
てエラーチェックを行う、メモリモジュール６０は、メ
モリ制御器７０及び７５からのアドレス、制御信号及び
ＥＣＣを比較し、不一致を検出する。第２のエラーチェ
ック技術は、メモリ制御器７０及び７５がメモリデータ
からそれ自身のＦＣＣを発生することを含む。
本発明の別の特徴は、単一ビットメモリエラーによって
システム欠陥を生じさせるのではなくてメモリ制御器７
０及び７５により単一ビットメモリエラーを修正するこ
とである。この技術は、例えば、アルファ粒子が衝突す
ることにより通常生じる単一ビットメモリエラーを受け
入れる。このようなエラーを修正すると、システム欠陥
時間が減少され、単一の共有のメモリモジュールを使用
できるようにする。エラーの発生及び位置に注目するこ
とにより後で診断を行うことができる。
システム欠陥を生じさせるのではなくてメモリ制御器７
０及び７５により単一ビットメモリエラーを修正するこ
とである。この技術は、例えば、アルファ粒子が衝突す
ることにより通常生じる単一ビットメモリエラーを受け
入れる。このようなエラーを修正すると、システム欠陥
時間が減少され、単一の共有のメモリモジュールを使用
できるようにする。エラーの発生及び位置に注目するこ
とにより後で診断を行うことができる。
例えば、所定数以上のこのような修正可能なエラーを受
けるメモリボードを交換することが所望される。
けるメモリボードを交換することが所望される。
メモリモジュール６ｏと、−次及びメモリ制御器７０及
び７５との間のインターフェイスが第７図及び第８図の
左側部分に一般的に示されている。第９図は、メモリ制
御器７０と内部バス４６及びクロスリンク９０とのイン
ターフェイス回路７７０を示している。メモリ制御器７
５にも同じインターフェイス回路が含まれる。
び７５との間のインターフェイスが第７図及び第８図の
左側部分に一般的に示されている。第９図は、メモリ制
御器７０と内部バス４６及びクロスリンク９０とのイン
ターフェイス回路７７０を示している。メモリ制御器７
５にも同じインターフェイス回路が含まれる。
インターフェイス回路７７０はＤＭＡエンジン７７５に
も接続され、これは、メモリモジュール６０への直接メ
モリアクセス経路のためのアドレス及びコマンド信号を
発生する。好ましくは従来設計のものであるＤＭＡエン
ジン７７５の一般的な動作を詳細に理解することは、本
発明を理解する上で必要ではない。ＤＭＡエンジン７７
５は、ＤＭＡ転送のためのアドレスを有する１つのカウ
ンタと、転送回数の経過を保持するための別のカウンタ
とを含んでいる。各転送の後に、アドレスカウンタは増
加されそして転送回数カウンタは減少される。
も接続され、これは、メモリモジュール６０への直接メ
モリアクセス経路のためのアドレス及びコマンド信号を
発生する。好ましくは従来設計のものであるＤＭＡエン
ジン７７５の一般的な動作を詳細に理解することは、本
発明を理解する上で必要ではない。ＤＭＡエンジン７７
５は、ＤＭＡ転送のためのアドレスを有する１つのカウ
ンタと、転送回数の経過を保持するための別のカウンタ
とを含んでいる。各転送の後に、アドレスカウンタは増
加されそして転送回数カウンタは減少される。
ＤＭＡエンジン７７５の１つの重要な特徴は、対応する
ＣＰｔＪがＤＭＡエンジン７７５の動作のためのアドレ
ス信号及び制御信号を発生して受信データを適切な位置
に書き込めるようにすることである。従って、Ｉｌｏ又
は周辺ユニットがエラーアドレスを発生することはない
。このようなエラーアドレスは、特にこのアドレスによ
って■１０データがシステム情報又は他のデータの上に
書き込まれるような場合には有害な影響をもたらす。
ＣＰｔＪがＤＭＡエンジン７７５の動作のためのアドレ
ス信号及び制御信号を発生して受信データを適切な位置
に書き込めるようにすることである。従って、Ｉｌｏ又
は周辺ユニットがエラーアドレスを発生することはない
。このようなエラーアドレスは、特にこのアドレスによ
って■１０データがシステム情報又は他のデータの上に
書き込まれるような場合には有害な影響をもたらす。
バッファ７８６は、ＣＰＵ４０から内部バス４６を経て
データを受け取る。バッファ７８８はメモリ制御器７０
からデータライン７１０を経てデータを受け取る。バッ
ファ７９０はクロスリンク９０からデータを受け取る。
データを受け取る。バッファ７８８はメモリ制御器７０
からデータライン７１０を経てデータを受け取る。バッ
ファ７９０はクロスリンク９０からデータを受け取る。
インターフェイス回路７７０においては、ドライバ７８
０がその作動時に内部バス４６及びＣＰＵ４０へのデー
タ経路を与える。ドライバ７８０は、ＣＰＵがメモリモ
ジュール６０を読み取るか又はＩｌｏを読み取る間に作
動される。ドライバ７８０への入力を与えるマルチプレ
クサ７９２は、ＣＰＵ４０がメモリを読み取る場合には
バッファ７８８からの入力を、或いはＣＰＵ４０がＩ／
○装置からデータを読み取る場合にはバッファ７９０か
らの入力を、内部バス４０のデータとして選択する。
０がその作動時に内部バス４６及びＣＰＵ４０へのデー
タ経路を与える。ドライバ７８０は、ＣＰＵがメモリモ
ジュール６０を読み取るか又はＩｌｏを読み取る間に作
動される。ドライバ７８０への入力を与えるマルチプレ
クサ７９２は、ＣＰＵ４０がメモリを読み取る場合には
バッファ７８８からの入力を、或いはＣＰＵ４０がＩ／
○装置からデータを読み取る場合にはバッファ７９０か
らの入力を、内部バス４０のデータとして選択する。
ドライバ７８２は、メモリ制御器７０へのデータ経路を
与え、ＣＰＵがメモリモジュール６０へ書き込みするか
メモリモジュール６０へＤＭＡ書き込みするか或いはメ
モリ再同期（スレーブ）動作をするために作動される。
与え、ＣＰＵがメモリモジュール６０へ書き込みするか
メモリモジュール６０へＤＭＡ書き込みするか或いはメ
モリ再同期（スレーブ）動作をするために作動される。
メモリ再同期動作については以下で詳細に述べる。これ
らの動作は。
らの動作は。
メモリモジュール６０及び６０′の内容が互いに等しく
セットされるようにするために使用される。
セットされるようにするために使用される。
メモリ再同期動作においては、データを受け取っている
モジュールが「スレーブ」となり、そしてデータを送信
しているモジュールが「マスター」となる。ドライバ７
８２へ入力を与えるマルチプレクサ７９４は、実行され
ている動作がＣＰＵのメモリ書き込みである場合にはバ
ッファ７８６からの入力を、或いは動作がＤＭＡ書き込
みであるかメモリ再同期（スレーブ）動作である場合に
はバッファ７９０からの入力をメモリモジュール６０の
ためのデータとして選択する。
モジュールが「スレーブ」となり、そしてデータを送信
しているモジュールが「マスター」となる。ドライバ７
８２へ入力を与えるマルチプレクサ７９４は、実行され
ている動作がＣＰＵのメモリ書き込みである場合にはバ
ッファ７８６からの入力を、或いは動作がＤＭＡ書き込
みであるかメモリ再同期（スレーブ）動作である場合に
はバッファ７９０からの入力をメモリモジュール６０の
ためのデータとして選択する。
バッファ７８４はクロスリンク９〇へのデータ路を与え
、Ｉ１０装置へ書き込みするかメモリのＤＭＡ読み取り
を行うか又はメモリ再同期（マスター）動作を行うよう
に作動される。バッファ７８４へ入力を与えるマルチプ
レクサ７９６は、動作がメモリのＤＭＡ読み取りである
場合にはバッファ７８８からの入力を、或いは動作がＩ
１０装置へのＣＰＵ書き込みであるか又はメモリ再同期
（マスター）動作である場合にはバッファ７８６からの
入力をクロスリンク９０のためのデータとして選択する
。
、Ｉ１０装置へ書き込みするかメモリのＤＭＡ読み取り
を行うか又はメモリ再同期（マスター）動作を行うよう
に作動される。バッファ７８４へ入力を与えるマルチプ
レクサ７９６は、動作がメモリのＤＭＡ読み取りである
場合にはバッファ７８８からの入力を、或いは動作がＩ
１０装置へのＣＰＵ書き込みであるか又はメモリ再同期
（マスター）動作である場合にはバッファ７８６からの
入力をクロスリンク９０のためのデータとして選択する
。
マルチプレクサ７９８及び７９９は、アドレス及び制御
信号を各々メモリ相互接続部８０へ供給する１両方のマ
ルチプレクサ７９８及び７９９は、ＤＭＡ又はメモリ再
同期（スレーブ）動作を伴わないメモリ動作に対しては
バッファ７８６の出力を、ＤＭＡ動作に対してはＤＭＡ
エンジン７７５の出力を、或いはメモリ再同期（スレー
ブ）動作に対してはバッファ７９０の出力を、上記アド
レス及び制御信号のソースとして選択する。
信号を各々メモリ相互接続部８０へ供給する１両方のマ
ルチプレクサ７９８及び７９９は、ＤＭＡ又はメモリ再
同期（スレーブ）動作を伴わないメモリ動作に対しては
バッファ７８６の出力を、ＤＭＡ動作に対してはＤＭＡ
エンジン７７５の出力を、或いはメモリ再同期（スレー
ブ）動作に対してはバッファ７９０の出力を、上記アド
レス及び制御信号のソースとして選択する。
４、クロスリンク
メモリ再同期、ＤＭＡ及びＩ１０１００ためのデータは
クロスリンク９０及び９５に通される。
クロスリンク９０及び９５に通される。
一般に、クロスリンク９０及び９５は、ＣＰＵモジュー
ル３０と、ＣＰＵモジュール３０′と、Ｉ１０モジュー
ル１００，１１０．４２０と、工１０モジュール１００
’ 、１１０’ 、１２０’ との間の通信を行う、ク
ロスリンク９０及び９５は同じものであるから、クロス
リンク９０の要素及び動作についてのみ説明する。
ル３０と、ＣＰＵモジュール３０′と、Ｉ１０モジュー
ル１００，１１０．４２０と、工１０モジュール１００
’ 、１１０’ 、１２０’ との間の通信を行う、ク
ロスリンク９０及び９５は同じものであるから、クロス
リンク９０の要素及び動作についてのみ説明する。
クロスリンク９０は、第１０図及び第１１図に各々示さ
れた並列レジスタ及び直列レジスタを含んでいる。これ
ら周形式のレジスタは、本発明の好ましい実施例ではプ
ロセッサ間通信に使用される。通常の動作中には、プロ
セッサ２０と２０′が同期され、クロスリンク９０／９
５及び９０′／９５′の並列レジスタによって各々処理
システム２０と２０′との間でデータが並列に交換され
る。処理システム２０及び２０′が同期されないときに
は（ブートストラップ中に最も注目すべきことである）
、データが直列レジスタによって交換される。
れた並列レジスタ及び直列レジスタを含んでいる。これ
ら周形式のレジスタは、本発明の好ましい実施例ではプ
ロセッサ間通信に使用される。通常の動作中には、プロ
セッサ２０と２０′が同期され、クロスリンク９０／９
５及び９０′／９５′の並列レジスタによって各々処理
システム２０と２０′との間でデータが並列に交換され
る。処理システム２０及び２０′が同期されないときに
は（ブートストラップ中に最も注目すべきことである）
、データが直列レジスタによって交換される。
第１０図に示された並列レジスタは、クロスリンク診断
通信レジスタ９０１、セーブ状態レジスタ９０３１通信
レジスタ９０６及び状態レジスタ９０９を備えている。
通信レジスタ９０１、セーブ状態レジスタ９０３１通信
レジスタ９０６及び状態レジスタ９０９を備えている。
並列レジスタのアドレスはＩ１０スペース内にある。こ
のＩ１０スペース内においてこれらのアドレスはシステ
ムアドレススペース内にあるか又はゾーンアドレススペ
ース内にある。「システムアドレススペース」という用
語は、システム１０全体にわたってアクセスでき、ひい
ては１両プロセッサ２０及び２０’によってアクセスで
きるアドレスを意味する。「ゾーンアドレススペース」
という用語は、特定のクロスリンクを含むゾーンのみに
よってアクセスできるアドレスを意味する。
のＩ１０スペース内においてこれらのアドレスはシステ
ムアドレススペース内にあるか又はゾーンアドレススペ
ース内にある。「システムアドレススペース」という用
語は、システム１０全体にわたってアクセスでき、ひい
ては１両プロセッサ２０及び２０’によってアクセスで
きるアドレスを意味する。「ゾーンアドレススペース」
という用語は、特定のクロスリンクを含むゾーンのみに
よってアクセスできるアドレスを意味する。
クロスリンクＤＣＲ（診断通信レジスタ）９０１は、ク
ロスリンク９０内に存在し、情報を交換すると共にゾー
ン１１′からゾーン１１内の診断機能を作用させること
のできる能力を有している。クロスリンクＤＣＲ９０１
は、次のように構成された３２ビツトレジスタであるの
が好ましい。
ロスリンク９０内に存在し、情報を交換すると共にゾー
ン１１′からゾーン１１内の診断機能を作用させること
のできる能力を有している。クロスリンクＤＣＲ９０１
は、次のように構成された３２ビツトレジスタであるの
が好ましい。
ビット 註
３１ 受信フラグ
３０：２４ ［指定済み：全て０］２３：１６
受信データ １５ 送信フラグ １４：８ ［指定済み：全て０コア：Ｏ送信デー
タ クロスリンクは、両方のゾーンへの割込みを生じさせる
ことができると共に、他のゾーンによってデータを受け
取ったり当該ゾーンでデータを利用したりできるように
する。ＤＣＲは、Ｉ１０モジュールがロックステップ状
態にあって且つクロスリンクがマスター／スレーブモー
ドにあるときしか使用できない。一方のゾーン、即ちマ
スターゾーンは、他方のゾーン、即ちスレーブゾーンの
Ｉ１０装置を制御し、スレーブゾーンのクロスリンクは
通信に使用される。マスターゾーンのクロスリンクＯＣ
Ｒは使用されない。発生される割込みは、スレーブゾー
ンのＣＰＵ及びマスターゾーンのＣＰＵへ至る。各ゾー
ンは、データの送信及び受信に対して割込みを使用する
かポーリングを使用するかについてそれ自身の選択を行
う。
受信データ １５ 送信フラグ １４：８ ［指定済み：全て０コア：Ｏ送信デー
タ クロスリンクは、両方のゾーンへの割込みを生じさせる
ことができると共に、他のゾーンによってデータを受け
取ったり当該ゾーンでデータを利用したりできるように
する。ＤＣＲは、Ｉ１０モジュールがロックステップ状
態にあって且つクロスリンクがマスター／スレーブモー
ドにあるときしか使用できない。一方のゾーン、即ちマ
スターゾーンは、他方のゾーン、即ちスレーブゾーンの
Ｉ１０装置を制御し、スレーブゾーンのクロスリンクは
通信に使用される。マスターゾーンのクロスリンクＯＣ
Ｒは使用されない。発生される割込みは、スレーブゾー
ンのＣＰＵ及びマスターゾーンのＣＰＵへ至る。各ゾー
ンは、データの送信及び受信に対して割込みを使用する
かポーリングを使用するかについてそれ自身の選択を行
う。
ゾーン１１が全てのＩ１０装置を制御する場合には２次
のようなシーケンスを経てゾーン１１′に通知する。
のようなシーケンスを経てゾーン１１′に通知する。
１、ゾーン１１′のクロスリンクＤＣＨにビット２３：
１６を書き込む。
１６を書き込む。
２、割込みをイネーブルする（ゾーン１１′″ め並列
状態レジスタ９０９） ３、割込みのための待機 ４、送信器の空き割込みは、ゾーン１１′がゾーン１１
’のクロスリンクＤＣＲを読み取ったことを報告する。
状態レジスタ９０９） ３、割込みのための待機 ４、送信器の空き割込みは、ゾーン１１′がゾーン１１
’のクロスリンクＤＣＲを読み取ったことを報告する。
５、受信器いっばい割込みは、ゾーン１１′が応答する
ことを報告する。
ことを報告する。
ゾーン１１′は、その直列状態レジスタを用いて、それ
自身の割込みを以下に述べるように設定する。その並列
状態レジスタ９０９は、クロスリンクがスレーブモード
にセットされたときにはＩ１０装置と共にゾーン１１に
与えられているので、使用することができない。
自身の割込みを以下に述べるように設定する。その並列
状態レジスタ９０９は、クロスリンクがスレーブモード
にセットされたときにはＩ１０装置と共にゾーン１１に
与えられているので、使用することができない。
明らかなように、クロスリンクＤＣＨのアドレスは、読
み取り及び書き込みに対しシステム及びゾーンアドレス
スペースの両方になければならない。特に、各ゾーンは
、それ自身のクロスリンクＤＣＲ（ゾーンアドレススペ
ース）及び他のゾーンのクロスリンクＯＣＲ（システム
アドレススペース）から個々に読み取ることができねば
ならない。同様に、各ゾーンは、それ自身及び他のゾー
ンのＤＣＨに書き込みできねばならない。
み取り及び書き込みに対しシステム及びゾーンアドレス
スペースの両方になければならない。特に、各ゾーンは
、それ自身のクロスリンクＤＣＲ（ゾーンアドレススペ
ース）及び他のゾーンのクロスリンクＯＣＲ（システム
アドレススペース）から個々に読み取ることができねば
ならない。同様に、各ゾーンは、それ自身及び他のゾー
ンのＤＣＨに書き込みできねばならない。
セーブ状態レジスタ９０３は、処理システム２０を再ブ
ートするための状態情報を含んでいる。
ートするための状態情報を含んでいる。
ＣＰＵ４０及び５０は、このような情報をシステムアド
レススペースにおいてセーブ状態レジスタ９０３に書き
込む、というのは、同期動作中にデータがレジスタ９０
３に記憶されるからである。
レススペースにおいてセーブ状態レジスタ９０３に書き
込む、というのは、同期動作中にデータがレジスタ９０
３に記憶されるからである。
同期動作へと再ブートするためには、同じ状態情報をク
ロスリンク９０及び９５とクロスリンク９０′及び９５
′とに書き込みことが必要である。
ロスリンク９０及び９５とクロスリンク９０′及び９５
′とに書き込みことが必要である。
ブートストラップは非同期な動作であるので、各ＣＰＵ
４０及び５０は、それ自身のクロスリンクしかアクセス
しない。従って、状態レジスタ９゜３はゾーンアドレス
スペースから読み取られる。
４０及び５０は、それ自身のクロスリンクしかアクセス
しない。従って、状態レジスタ９゜３はゾーンアドレス
スペースから読み取られる。
通信レジスタ９０６は、ゾーン間で交換されるべき独特
のデータを含んでいる。このようなデータは、通常は、
各ゾーンにとって独特のメモリソフトエラーカウントの
ような非同期データである。レジスタ９０６のデータが
独特であるから、書き込みのための通信レジスタ９０６
のアドレスは、ゾーンアドレススペース内にある。アド
レスがシステムスペースにある場合には、情報が両方の
ゾーンにおいて通信レジスタへ書き込まれ、もはや独特
ではなくなる。
のデータを含んでいる。このようなデータは、通常は、
各ゾーンにとって独特のメモリソフトエラーカウントの
ような非同期データである。レジスタ９０６のデータが
独特であるから、書き込みのための通信レジスタ９０６
のアドレスは、ゾーンアドレススペース内にある。アド
レスがシステムスペースにある場合には、情報が両方の
ゾーンにおいて通信レジスタへ書き込まれ、もはや独特
ではなくなる。
然し乍ら、読み取りのための通信レジスタ９０６のアド
レスはシステムアドレススペース内にある。従って、同
期動作の間には、両方のゾーンが一方のゾーンから通信
レジスタを読み取れると同時に他方のゾーンから通信レ
ジスタを読み取ることができる。
レスはシステムアドレススペース内にある。従って、同
期動作の間には、両方のゾーンが一方のゾーンから通信
レジスタを読み取れると同時に他方のゾーンから通信レ
ジスタを読み取ることができる。
状Ｊ５ルジスタ９０９は、クロスリンク９０に対して多
数の状態ビットを含んでいる。状態レジスタ９０９は、
好ましくは３２ビット長さであり、次のようなビット指
定を有している。
数の状態ビットを含んでいる。状態レジスタ９０９は、
好ましくは３２ビット長さであり、次のようなビット指
定を有している。
ら十 値 意味
３１：１４ ０ ［指定済み］
１３ １ 割込みイネーブル（ビット１Ｏ
−１２）をセット １２ １ ＤＣＲバッファ空き割込みをイ
ネーブル１１ １ ＤＣＲ受信割込みをイ
ネーブル１０ １ クロック位相エラー割込み
をイネーブル９ １ ＤＣＲバッファ空
きフラグ、ＯＣＲが書き込まれるときには０にセットそ
してＤＣＲが読み取られるときには１にセット。
−１２）をセット １２ １ ＤＣＲバッファ空き割込みをイ
ネーブル１１ １ ＤＣＲ受信割込みをイ
ネーブル１０ １ クロック位相エラー割込み
をイネーブル９ １ ＤＣＲバッファ空
きフラグ、ＯＣＲが書き込まれるときには０にセットそ
してＤＣＲが読み取られるときには１にセット。
８ １ ０ＣＲ受信いっばいフラグ。全て
のＤＣＲが書き込まれるときにはｌにセットそしてＯＣ
Ｒが読み取られるときにはＯにセット。
のＤＣＲが書き込まれるときにはｌにセットそしてＯＣ
Ｒが読み取られるときにはＯにセット。
７：６ Ｘ クロック位相エラービットはクロ
ック位相エラーの際にセットされそして直列状態レジス
タを通してリセットされる ４：３ ｏｏ 通常のバス動作（リードオン
リ）０１ メモリ再同期スレーブ １０ メモリ再同期マスター １１ 二重同期要求 １：０ ００ クロスリンクオフ（リードオンリ）
０１ クロスリンクオンスレープ １０ クロスリンクオンマスター メモリ再同期動作及びクロック位相エラーは、以下で詳
細に説明する。ビットＯ及び１によって識別されるスレ
ーブ、マスター及び二重モードは、処理システム２０と
２０’ との間のクロスリンク通信の形式を示している
。
ック位相エラーの際にセットされそして直列状態レジス
タを通してリセットされる ４：３ ｏｏ 通常のバス動作（リードオン
リ）０１ メモリ再同期スレーブ １０ メモリ再同期マスター １１ 二重同期要求 １：０ ００ クロスリンクオフ（リードオンリ）
０１ クロスリンクオンスレープ １０ クロスリンクオンマスター メモリ再同期動作及びクロック位相エラーは、以下で詳
細に説明する。ビットＯ及び１によって識別されるスレ
ーブ、マスター及び二重モードは、処理システム２０と
２０’ との間のクロスリンク通信の形式を示している
。
「クロスリンクオフ」とは、並列クロスリンク９１０で
２０と２０′との間の通信が行えないときの状態を意味
する。このモードは、ゾーン間の同期をとらない。「ク
ロスリンクオンスレープ」とは、成るゾーンがそのモジ
ュールを他のゾーンに相互接続するために使用する状態
を意味する。
２０と２０′との間の通信が行えないときの状態を意味
する。このモードは、ゾーン間の同期をとらない。「ク
ロスリンクオンスレープ」とは、成るゾーンがそのモジ
ュールを他のゾーンに相互接続するために使用する状態
を意味する。
ゾーンＡが「クロスリンクオンスレープ」である場合に
は、ゾーンＢが「クロスリンクオンマスター」となる。
は、ゾーンＢが「クロスリンクオンマスター」となる。
従って、ＣＰＵ４０’及び５０′は、モジュールの相互
接続部１３０及び１３２と１３０″及び１３２″とに対
して制御権を有する。ＣＰＵ４０及び５ｏは、相互接続
部１３０，１３２．１３０′及び１３２′へアクセスし
ない。「クロスリンクオンスレープ」及び「クロスリン
クオンマスター」は、モジュール相互接続部間の同期は
とるが、ＣＰＵ間の同期はとらない。
接続部１３０及び１３２と１３０″及び１３２″とに対
して制御権を有する。ＣＰＵ４０及び５ｏは、相互接続
部１３０，１３２．１３０′及び１３２′へアクセスし
ない。「クロスリンクオンスレープ」及び「クロスリン
クオンマスター」は、モジュール相互接続部間の同期は
とるが、ＣＰＵ間の同期はとらない。
「クロスリンクオン二重」は、両ｃ ｐ’ｔｒ’４ 。
及び４０′がモジュール相互接続部１３０及び１３０’
を制御できるようにすると共に、ＣＰＵ５０及び５０
’が相互接続部１３２及び１３２′を制御できるように
する。［クロスリンクオン二重」は、ＣＰＵの同期をと
ると共にＩ１０相互接続部の同期をとる。これらＣＰＵ
を同期させるには、両ゾーンの全てのメモリレジスタ及
びバスサイクルが同一であることが必要である。通信レ
ジスタ９０６を経て独特のデータを取り扱わねばならな
い。モジュール相互接続部の同期とは、クロスリンク９
０．９５．９０′及び９５′が同じ又は同等のバスサイ
クルでそれらの各々のモジュール相互接続部１３０，１
３２，１３０′及び１３２′を駆動することを意味する
。
を制御できるようにすると共に、ＣＰＵ５０及び５０
’が相互接続部１３２及び１３２′を制御できるように
する。［クロスリンクオン二重」は、ＣＰＵの同期をと
ると共にＩ１０相互接続部の同期をとる。これらＣＰＵ
を同期させるには、両ゾーンの全てのメモリレジスタ及
びバスサイクルが同一であることが必要である。通信レ
ジスタ９０６を経て独特のデータを取り扱わねばならな
い。モジュール相互接続部の同期とは、クロスリンク９
０．９５．９０′及び９５′が同じ又は同等のバスサイ
クルでそれらの各々のモジュール相互接続部１３０，１
３２，１３０′及び１３２′を駆動することを意味する
。
クロスリンク９ｏがｒマスターモード」にあるときには
、ＣＰＵ４０及び５０が４つ全部のモジュール相互接続
部１３０，１３２，１３０′及び１３２′を制御する。
、ＣＰＵ４０及び５０が４つ全部のモジュール相互接続
部１３０，１３２，１３０′及び１３２′を制御する。
ＣＰＵ４０及び５０がクロスリンク９０′及び９５′の
状態をチェックするために、状態レジスタ９０９′の読
み取り及び書き込みアドレスがシステムアドレススペー
ス内にある。
状態をチェックするために、状態レジスタ９０９′の読
み取り及び書き込みアドレスがシステムアドレススペー
ス内にある。
セーブ状態レジスタ９０３、通信レジスタ９０６及び状
態レジスタ９０９は、全て、これらが単一の並列レジス
タバス９１０を経て情報を転送できるようにするインタ
ーフェイス回路を含んでいる。並列レジスタバス９１０
は、クロスリンク９０の他部分が並列レジスタと通信で
きるようにする。
態レジスタ９０９は、全て、これらが単一の並列レジス
タバス９１０を経て情報を転送できるようにするインタ
ーフェイス回路を含んでいる。並列レジスタバス９１０
は、クロスリンク９０の他部分が並列レジスタと通信で
きるようにする。
直列レジスタが第１１図に示されている。全ての直列ク
ロスリンクレジスタは、非同期通信に使用されるので、
ゾーンの特定のスペース内にある。直列クロスリンクレ
ジスタ及び直列クロスリンクの目的は、プロセッサ２０
及び２０′がロックステップ同期状［（即ち位相固定ク
ロック及び同じメモリ状態）で動作していなくてもこれ
らプロセッサが通信できるようにすることである。
ロスリンクレジスタは、非同期通信に使用されるので、
ゾーンの特定のスペース内にある。直列クロスリンクレ
ジスタ及び直列クロスリンクの目的は、プロセッサ２０
及び２０′がロックステップ同期状［（即ち位相固定ク
ロック及び同じメモリ状態）で動作していなくてもこれ
らプロセッサが通信できるようにすることである。
直列クロスリンクは、６個のレジスタと１つの制御器と
９２５を備えている。これらのレジスタには、制御及び
状態レジスタ９１２、直列クロスリンク要求レジスタ９
１４、直列クロスリンク応答レジスタ９１６．直列クロ
スリンク質問レジスタ９１８、直列クロスリンク送信レ
ジスタ９２０及び直列クロスリンク受信レジスタ９２２
が含まれる。送信レジスタ９２０は直列クロスリンク送
信ライン９２１に接続され、受信レジスタ９２２は直列
クロスリンク受信ライン９２３に接続される。制御器９
２５はこれら直列レジスタの動作を整合する。
９２５を備えている。これらのレジスタには、制御及び
状態レジスタ９１２、直列クロスリンク要求レジスタ９
１４、直列クロスリンク応答レジスタ９１６．直列クロ
スリンク質問レジスタ９１８、直列クロスリンク送信レ
ジスタ９２０及び直列クロスリンク受信レジスタ９２２
が含まれる。送信レジスタ９２０は直列クロスリンク送
信ライン９２１に接続され、受信レジスタ９２２は直列
クロスリンク受信ライン９２３に接続される。制御器９
２５はこれら直列レジスタの動作を整合する。
制御及び状態レジスタ９１２は、制御及び状態フラグと
並列クロスリンクレジスタに記憶された全ての情報のコ
ピーとを含んでいる。制御及び状態レジスタ９１２の内
容は１次の通りである。
並列クロスリンクレジスタに記憶された全ての情報のコ
ピーとを含んでいる。制御及び状態レジスタ９１２の内
容は１次の通りである。
２６ Ｘ ゾーンＩＤ（読み取りのみ）
２５ Ｘ クロック位相検出器エラー（
読み取り／書き込み） （書き込み１はクリア） ２４ １ クロスリンクＤＣＲバッファ空き（
読み取りのみ）ＤＣＨの書き込みによりクリア２３
１ クロスリンクＤＣＲ受信いっばい（読み取り
のみ）ＤＣＨの読み取りによってクリア２２ １
直列送信器ビジー（いずれかのゾーンによって要求
されたアクティビティ） （読み取りのみ） ２１：２０ ００ 他のゾーンに対する自動応答（
読み取りのみ） ０１ このゾーンからのループバック要求の送信１０
このゾーンからの状態読み取り要求の送信１１
このゾーンからの質問の送信 １９ １ 送信バッファ空き １８ １ 直列応答オーバーフロー（読み取り
のみ）クロスリンク応答レジスタ、の読み取りによりリ
セット １７ １ 直列応答いっばい（読み取りのみ）
クロスリンク応答レジスタの読み取りによりリセット １６ １ 直列質問オーバーフロー（読み取り
のみ）クロスリンク質問レジスタの読み取りによりリセ
ット １５ １ 直列質問いっばい（読み取りのみ）
クロスリンク質問レジスタの読み取りによりリセット １４ １ 割込みイネーブルのセット（書き込
み）１３ １ クロスリンクＤＣＲバッファ空
き割込みのイネーブル（読み取り／書き込み） １２ １ クロスリンクＤＣＲ受信割込みのイ
ネーブル（読み取り／書き込み） １１ １ クロック位相エラー割込みのイ
ネーブル（読み取り／書き込み） １０ １ 送信完了割込みのイネーブル（読み
取り／書き込み） ０９ １ 応答受信割込みのイネーブル（
読み取り／書き込み） ０８ １ 質問受信割込みのイネーブル（読み
取り／書き込み） ０７：０６ ００ 無機能 ０１ ループバック要求 １０ 状態読み取り要求 １１ ＣＰ、Ｕ質問要求の送信 ０５ １ 再同期状態のセット（０４：０３の
作動）（書き込み） ０４：０３ ００ 通常のバス動作（読み取り／書
き込み）０１ メモリ再同期スレーブ １０ メモリ再同期マスター １１ 二重同期要求 ０２ １ クロスリンク状態のセット（０１：
００の作動）（書き込み） ０１：００ ００ クロスリンクオフ（読み取り／
書き込み）０１ クロスリンクオンスレープ １０ クロスリンクオンマスター １１ クロスリンクオンニ重 レジスタ９１２及び他の直列レジスタの機能は、直列ク
ロスリンクの動作の説明から理解することができよう。
２５ Ｘ クロック位相検出器エラー（
読み取り／書き込み） （書き込み１はクリア） ２４ １ クロスリンクＤＣＲバッファ空き（
読み取りのみ）ＤＣＨの書き込みによりクリア２３
１ クロスリンクＤＣＲ受信いっばい（読み取り
のみ）ＤＣＨの読み取りによってクリア２２ １
直列送信器ビジー（いずれかのゾーンによって要求
されたアクティビティ） （読み取りのみ） ２１：２０ ００ 他のゾーンに対する自動応答（
読み取りのみ） ０１ このゾーンからのループバック要求の送信１０
このゾーンからの状態読み取り要求の送信１１
このゾーンからの質問の送信 １９ １ 送信バッファ空き １８ １ 直列応答オーバーフロー（読み取り
のみ）クロスリンク応答レジスタ、の読み取りによりリ
セット １７ １ 直列応答いっばい（読み取りのみ）
クロスリンク応答レジスタの読み取りによりリセット １６ １ 直列質問オーバーフロー（読み取り
のみ）クロスリンク質問レジスタの読み取りによりリセ
ット １５ １ 直列質問いっばい（読み取りのみ）
クロスリンク質問レジスタの読み取りによりリセット １４ １ 割込みイネーブルのセット（書き込
み）１３ １ クロスリンクＤＣＲバッファ空
き割込みのイネーブル（読み取り／書き込み） １２ １ クロスリンクＤＣＲ受信割込みのイ
ネーブル（読み取り／書き込み） １１ １ クロック位相エラー割込みのイ
ネーブル（読み取り／書き込み） １０ １ 送信完了割込みのイネーブル（読み
取り／書き込み） ０９ １ 応答受信割込みのイネーブル（
読み取り／書き込み） ０８ １ 質問受信割込みのイネーブル（読み
取り／書き込み） ０７：０６ ００ 無機能 ０１ ループバック要求 １０ 状態読み取り要求 １１ ＣＰ、Ｕ質問要求の送信 ０５ １ 再同期状態のセット（０４：０３の
作動）（書き込み） ０４：０３ ００ 通常のバス動作（読み取り／書
き込み）０１ メモリ再同期スレーブ １０ メモリ再同期マスター １１ 二重同期要求 ０２ １ クロスリンク状態のセット（０１：
００の作動）（書き込み） ０１：００ ００ クロスリンクオフ（読み取り／
書き込み）０１ クロスリンクオンスレープ １０ クロスリンクオンマスター １１ クロスリンクオンニ重 レジスタ９１２及び他の直列レジスタの機能は、直列ク
ロスリンクの動作の説明から理解することができよう。
これら動作の１つはループバックである。ループバック
動作はプロセッサ２０′を含むが、このプロセッサを整
合せずに行われる。
動作はプロセッサ２０′を含むが、このプロセッサを整
合せずに行われる。
直列の制御及び状態レジスタ９１２にループバック要求
フラグをセットすると、直列要求レジスタ９１４の内容
がゾーン１１′のクロスリンク９０’（即ち、９０’又
は９５′）へ送られる。クロスリンク９０′はメツセー
ジを直列応答レジスタ９１６へ返送する。このループバ
ック機能により、クロスリンクケーブルを照合できると
共に、一方のゾーンが他方のゾーンが電力を有すること
を確認することができる。
フラグをセットすると、直列要求レジスタ９１４の内容
がゾーン１１′のクロスリンク９０’（即ち、９０’又
は９５′）へ送られる。クロスリンク９０′はメツセー
ジを直列応答レジスタ９１６へ返送する。このループバ
ック機能により、クロスリンクケーブルを照合できると
共に、一方のゾーンが他方のゾーンが電力を有すること
を確認することができる。
もう１つの動作は状態の読み取りであり、これは、一方
のゾーンのクロスリンクが他方のゾーンのクロスリンク
の状態を読み取れる−ようにする。
のゾーンのクロスリンクが他方のゾーンのクロスリンク
の状態を読み取れる−ようにする。
直列の制御及び状態レジスタ９１２に状態読み取り要求
フラグをセットすると、要求レジスタ９１４・が状態情
報の要求をクロスリンク９０′に送信するようにされる
、このメツセージを受け取ると、クロスリンク９０′は
その直列の制御及び状態レジスタ９１２′の内容をクロ
スリンク９０の直列応答レジスタ９１６に送信する。
フラグをセットすると、要求レジスタ９１４・が状態情
報の要求をクロスリンク９０′に送信するようにされる
、このメツセージを受け取ると、クロスリンク９０′は
その直列の制御及び状態レジスタ９１２′の内容をクロ
スリンク９０の直列応答レジスタ９１６に送信する。
第３の機能は、汎用のクロスリンクデータ転送であるデ
ータ転送機能である。転送されるべきデータ（好ましい
実施例では３２ビツト）を直列クロスリンク要求レジス
タ９１４へ書き込んだ後に、直列の制御及び状態レジス
タ９１２にＣＰＵ質問要求フラグをセットすると、要求
レジスタ９１４の内容がクロスリンク９０’ に送られ
、該クロスリンクはこれらの内容を質問レジスタ９１８
′に保持する。自動応答は発生されないが、ＣＰＵ４０
′にデータは得られる。ＣＰＵ４０’による応答は、ク
ロスリンク９０の直列質問レジスタ９１８へ送られる。
ータ転送機能である。転送されるべきデータ（好ましい
実施例では３２ビツト）を直列クロスリンク要求レジス
タ９１４へ書き込んだ後に、直列の制御及び状態レジス
タ９１２にＣＰＵ質問要求フラグをセットすると、要求
レジスタ９１４の内容がクロスリンク９０’ に送られ
、該クロスリンクはこれらの内容を質問レジスタ９１８
′に保持する。自動応答は発生されないが、ＣＰＵ４０
′にデータは得られる。ＣＰＵ４０’による応答は、ク
ロスリンク９０の直列質問レジスタ９１８へ送られる。
与えられる最後の機能は、直列割込み及び状態である。
好ましい実施例では、直列のクロスリンクは、次の事象
に基づいて割込みを発生することができる。
に基づいて割込みを発生することができる。
直列要求及び送信の完了；
直列応答の完了（ループバック又は状態応答に対し）；
直列質問受信の完了；
診断通信レジスタのデータ利用；
診断通信レジスタのバッファ空き；及びゾーン間クロッ
ク位相エラー。
ク位相エラー。
割込みは、１つの共通の割込みベクトルで個々にマスク
される。
される。
更に、ここに示す実施例では、制御及び状態レジスタ９
１２の幾つかの状態ビットが直列リンクの状態及びマシ
ンの再同期状態に関連している。
１２の幾つかの状態ビットが直列リンクの状態及びマシ
ンの再同期状態に関連している。
これらのビットは次の通りである。
クロスリンク同期状態：
イネーブルされた割込み；
ベンディングの割込み；及び
受信オーバーフローインジケータ。
クロスリンク９０の制御器９２５が第１２図に示されて
いる。制御器９２５の制御デコーダ９３０は、以下で詳
細に述べる規定に従って信号Ａ−エを発生する。制御器
９２５は、ドライバ、バッファ、マルチプレクサ及び遅
延要素を含んでいる。遅延要素は、同期のために追加さ
れる。コンピュータシステム１０は高速動作であると共
に密接な同期が要求されるので、適切な動作及び同期を
維持するためにはケーブルの延びのような固有の信号遅
延がクロスリンクによって補償されねばならない。例え
ば、以下で詳細に述べるように。
いる。制御器９２５の制御デコーダ９３０は、以下で詳
細に述べる規定に従って信号Ａ−エを発生する。制御器
９２５は、ドライバ、バッファ、マルチプレクサ及び遅
延要素を含んでいる。遅延要素は、同期のために追加さ
れる。コンピュータシステム１０は高速動作であると共
に密接な同期が要求されるので、適切な動作及び同期を
維持するためにはケーブルの延びのような固有の信号遅
延がクロスリンクによって補償されねばならない。例え
ば、以下で詳細に述べるように。
Ｉｌｏからの読み取り中には、各ＣＰＵモジュールが別
々の処理システム２０及び２０’のＩ１０モジュールか
らデータを受け取る。別々のシステムからのデータは別
々の経路をたどるので、このような動作により同期の欠
陥が生じる。遅延要素は、同期を保持するために信号遅
延及び経路の差を補償する。第１２図に示すように、ク
ロスリンク９０の遅延要素は、マルチプレクサへの入力
の速度を下げるのに用いられる。但し、これはマルチプ
レクサへの他の入力が並列クロスリンク通路２５から送
られるときである。
々の処理システム２０及び２０’のＩ１０モジュールか
らデータを受け取る。別々のシステムからのデータは別
々の経路をたどるので、このような動作により同期の欠
陥が生じる。遅延要素は、同期を保持するために信号遅
延及び経路の差を補償する。第１２図に示すように、ク
ロスリンク９０の遅延要素は、マルチプレクサへの入力
の速度を下げるのに用いられる。但し、これはマルチプ
レクサへの他の入力が並列クロスリンク通路２５から送
られるときである。
制御器９２５においては、ドライバ９３３が信号Ａによ
ってイネーブルされてデータをメモリ制御器７０へ送信
する。ドライバ９３６は、信号Ｂによってイネーブルさ
れて、並列レジスタバス９１０を経て並列レジスタヘデ
ータを送信する。
ってイネーブルされてデータをメモリ制御器７０へ送信
する。ドライバ９３６は、信号Ｂによってイネーブルさ
れて、並列レジスタバス９１０を経て並列レジスタヘデ
ータを送信する。
ドライバ９３９は信号Ｃによってイネーブルされ、モジ
ュールの相互接続部１３０ヘデータを送信する。ドライ
バ９４２は信号りによってイネーブルされて並列クロス
リンク通路２５ヘデータを送信する。
ュールの相互接続部１３０ヘデータを送信する。ドライ
バ９４２は信号りによってイネーブルされて並列クロス
リンク通路２５ヘデータを送信する。
制御器９２５のバッファは、外部で発生したデータを受
信するのに用いられる。バッファ９４５はメモリ制御器
７０からのデータを受け取りそしてバッファ９４８はバ
ッファ９４５の出力に呪われるそのデータを直列レジス
タへ送信する。バッファ９５１は並列クロスリンク通路
２５がらデータを受け取る。バッファ９５７は並列レジ
スタから並列レジスタバス９１０を経てデータを受け取
る。
信するのに用いられる。バッファ９４５はメモリ制御器
７０からのデータを受け取りそしてバッファ９４８はバ
ッファ９４５の出力に呪われるそのデータを直列レジス
タへ送信する。バッファ９５１は並列クロスリンク通路
２５がらデータを受け取る。バッファ９５７は並列レジ
スタから並列レジスタバス９１０を経てデータを受け取
る。
各マルチプレクサは、特定の行き先に対して別々のデー
タソースを選択する。マルチプレクサ９６０は信号Ｅに
よって制御され、バッファ９５１から並列クロスリンク
通路２５を経てデータを受け取ると共に、遅延要素９８
０及びマルチプレクサ９６３からデータを受け取る。ヤ
ルチプレクサ９６０の出力はドライバ９３３を経てメモ
リ制御器７ｏへ送られる。
タソースを選択する。マルチプレクサ９６０は信号Ｅに
よって制御され、バッファ９５１から並列クロスリンク
通路２５を経てデータを受け取ると共に、遅延要素９８
０及びマルチプレクサ９６３からデータを受け取る。ヤ
ルチプレクサ９６０の出力はドライバ９３３を経てメモ
リ制御器７ｏへ送られる。
マルチプレクサ９６３は信号Ｆによって制御され、並列
レジスタバス９１０からバッファ９５７を経て入力を受
け取り、直列レジスタから入力を受け取りそしてモジュ
ール相互接続部１３０からバッファ９５４を経て入力を
受け取る。マルチプレクサ９６３の出力は、遅延要素９
８０を通過した後にマルチプレクサ９６０へ入力される
。
レジスタバス９１０からバッファ９５７を経て入力を受
け取り、直列レジスタから入力を受け取りそしてモジュ
ール相互接続部１３０からバッファ９５４を経て入力を
受け取る。マルチプレクサ９６３の出力は、遅延要素９
８０を通過した後にマルチプレクサ９６０へ入力される
。
マルチプレクサ９６６は信号Ｇによって制御され、並列
クロスリンク通路２５からバッファ９５１を経て入力を
受け取ると共に、メモリ制御器７０からバッファ９４５
及び遅延要素９８５を経て入力を受け取る。マルチプレ
クサ９６６の出力はドライバ９３６を経て並列レジスタ
バス９１０へ送られる。
クロスリンク通路２５からバッファ９５１を経て入力を
受け取ると共に、メモリ制御器７０からバッファ９４５
及び遅延要素９８５を経て入力を受け取る。マルチプレ
クサ９６６の出力はドライバ９３６を経て並列レジスタ
バス９１０へ送られる。
マルチプレクサ９６９は信号Ｈによって制御され、並列
クロスリンク通路２５のデータをバッファ９５１によっ
て受け取ると共に、メモリ制御器７０のデータをバッフ
ァ９４５及び遅延要素９８５によって受け取る。マルチ
プレクサ９６９の出力はドライバ９３９を経て相互接続
部１３０に送られる。
クロスリンク通路２５のデータをバッファ９５１によっ
て受け取ると共に、メモリ制御器７０のデータをバッフ
ァ９４５及び遅延要素９８５によって受け取る。マルチ
プレクサ９６９の出力はドライバ９３９を経て相互接続
部１３０に送られる。
マルチプレクサ９７０は信号工によって制御され、並列
レジスタからバス９１０及びバッファ９５７を経て入力
を受け取り、メモリ制御器７０からバッファ９４５を経
て入力を受け取りそしてモジュール相互接続部１３０か
らバッファ９５４を経て入力を受け取る。マルチプレク
サ９７０の出力は、ドライバ９４２によって並列クロス
リンク通路２５へ送られる。
レジスタからバス９１０及びバッファ９５７を経て入力
を受け取り、メモリ制御器７０からバッファ９４５を経
て入力を受け取りそしてモジュール相互接続部１３０か
らバッファ９５４を経て入力を受け取る。マルチプレク
サ９７０の出力は、ドライバ９４２によって並列クロス
リンク通路２５へ送られる。
信号Ａ−Ｄ及び選択コードＥ−Ｉの状態は、実行される
べき動作、クロスリンクモード（即ち、二重、マスター
又はスレーブ）及びクロスリンクの状態（オン／オフ）
と、クロスリンクが一次レールにあるか（即ち、−次メ
モリ制御器７０に接続されているカリミラーレールにあ
るか（即ち。
べき動作、クロスリンクモード（即ち、二重、マスター
又はスレーブ）及びクロスリンクの状態（オン／オフ）
と、クロスリンクが一次レールにあるか（即ち、−次メ
モリ制御器７０に接続されているカリミラーレールにあ
るか（即ち。
ミラーメモリ制御器７５に接続されているか）によって
決まる。
決まる。
一般に、次のような１０個の機能を実行することが必要
である。
である。
他のゾーンを読み取る；
他のゾーンを書き込む；
このゾーンの直列レジスタを読み取る；このゾーンの直
列レジスタを書き込む；並列レジスタのゾーンアドレス
を読み取る；並列レジスタのゾーンアドレスを書き込む
；並列レジスタのシステムアドレスを読み取る：並列レ
ジスタのシステムアドレスを書き込む；Ｉｌｏを読み取
る；そして Ｉｌｏを書き込む。
列レジスタを書き込む；並列レジスタのゾーンアドレス
を読み取る；並列レジスタのゾーンアドレスを書き込む
；並列レジスタのシステムアドレスを読み取る：並列レ
ジスタのシステムアドレスを書き込む；Ｉｌｏを読み取
る；そして Ｉｌｏを書き込む。
第１３Ａ図ないし第１３Ｐ図は、実行されるべき種々の
機能と、クロスリンクの種々のモード及び状態とに対す
る信号Ａないし工の状態を示している。各々の状態及び
機能を説明するのではなく、第１３Ａ図ないし第１３Ｐ
図をいかに用いるかを理解するために２つについてのみ
詳細に説明する。
機能と、クロスリンクの種々のモード及び状態とに対す
る信号Ａないし工の状態を示している。各々の状態及び
機能を説明するのではなく、第１３Ａ図ないし第１３Ｐ
図をいかに用いるかを理解するために２つについてのみ
詳細に説明する。
第１３Ａ図は、二重モードにあるときのクロスリンク９
０に対する（即ち、ゾーン１１の一次レールにおける）
制御信号の状態を示している。
０に対する（即ち、ゾーン１１の一次レールにおける）
制御信号の状態を示している。
Ｉ１０読み取り動作においては、制御信号Ａ及びＤがｒ
オン１であり、Ｂ及びＣが［オフ」である。
オン１であり、Ｂ及びＣが［オフ」である。
信号Ａはドライバ９３３をイネーブルしてデータがメモ
リ制御器７ｏへ通過するように確保し、そして信号りは
ドライバ９４２をイネーブルしてデータが並列クロスリ
ンク通ｗ５２５を経てクロスリンク９０へ通過するよう
に確保する。メモリ制御器７０及び並列クロスリンク通
路２５ヘデータを送る際に含まれるマルチプレクサは、
信号Ｅ、 Ｆ及び工によって各々制御されるマルチプレ
クサ９６０．９６３及び９７０である。制御信号Ｅは、
マルチプレクサ９６３の出力に対応する入力１を選択す
るようにセットされる。制御信号Ｆは、マルチプレクサ
９６３がモジュール相互接続部１３０からのデータに対
応する入力３を選択するようにセットされる。制御信号
Ｉは、マルチプレクサ９７０がモジュール相互接続部１
３０を選択するようにセットされる。
リ制御器７ｏへ通過するように確保し、そして信号りは
ドライバ９４２をイネーブルしてデータが並列クロスリ
ンク通ｗ５２５を経てクロスリンク９０へ通過するよう
に確保する。メモリ制御器７０及び並列クロスリンク通
路２５ヘデータを送る際に含まれるマルチプレクサは、
信号Ｅ、 Ｆ及び工によって各々制御されるマルチプレ
クサ９６０．９６３及び９７０である。制御信号Ｅは、
マルチプレクサ９６３の出力に対応する入力１を選択す
るようにセットされる。制御信号Ｆは、マルチプレクサ
９６３がモジュール相互接続部１３０からのデータに対
応する入力３を選択するようにセットされる。制御信号
Ｉは、マルチプレクサ９７０がモジュール相互接続部１
３０を選択するようにセットされる。
従って、この信号選択状態では、モジュール相互接続部
１３０からのデータがマルチプレクサ９６３及び９６０
とドライバ９３３とを経てメモリ制御器７０へ送られる
。これは、Ｉ１０読み取りトランザクションのためのデ
ータ経路である。
１３０からのデータがマルチプレクサ９６３及び９６０
とドライバ９３３とを経てメモリ制御器７０へ送られる
。これは、Ｉ１０読み取りトランザクションのためのデ
ータ経路である。
又、このデータは、マルチプレクサ９７０及びドライバ
９４２を経て並列クロスリンク通路２５へ送られ、これ
が適当であるのは、クロスリンク９０が二重モードにあ
るためである。
９４２を経て並列クロスリンク通路２５へ送られ、これ
が適当であるのは、クロスリンク９０が二重モードにあ
るためである。
第１３Ｅ図は、同じ状態に対する制御信号を示している
が、メモリ制御器９０はマスターモードにあり、従って
、クロスリンク９０’に信号を送信しない。この状態の
Ｉ１０読み取り動作は、モジュール相互接続部１３０か
らのデータがメモリ制御器７０へ送られるように確保す
るために同じ信号設定を含む、信号りが「オフ」であり
、■に対する選択信号がないので、並列クロスリンク通
路２５を経てメモリ制御器９０′へ至るデータ通路はな
く、これは、クロスリンク９０がマスターモードにある
ときの動作として適している。
が、メモリ制御器９０はマスターモードにあり、従って
、クロスリンク９０’に信号を送信しない。この状態の
Ｉ１０読み取り動作は、モジュール相互接続部１３０か
らのデータがメモリ制御器７０へ送られるように確保す
るために同じ信号設定を含む、信号りが「オフ」であり
、■に対する選択信号がないので、並列クロスリンク通
路２５を経てメモリ制御器９０′へ至るデータ通路はな
く、これは、クロスリンク９０がマスターモードにある
ときの動作として適している。
メモリ制御器９０が二重モードにある状態でのＩｌｏ書
き込み動作の場合には、「オン」になる唯一のドライバ
制御信号が信号Ｃであり、これはドライバ９３９をイネ
ーブルしてモジュール相互接続部１３０ヘデータを通せ
るようにする。それ故、制御する必要のある唯一のマル
チプレクサはマルチプレクサ９６９であり、第１３Ａ図
は。
き込み動作の場合には、「オン」になる唯一のドライバ
制御信号が信号Ｃであり、これはドライバ９３９をイネ
ーブルしてモジュール相互接続部１３０ヘデータを通せ
るようにする。それ故、制御する必要のある唯一のマル
チプレクサはマルチプレクサ９６９であり、第１３Ａ図
は。
制御信号Ｈがメモリ制御器７０からのデータを選択する
ことを示している。第１３図のクロスリンク９５（二重
モードにあるゾーン１１のミラーレール）の動作は、第
１３Ｂ図のクロスリンク９０に対する制御信号と若干具
なる。これは、以下で述べるように、Ｉｌｏ書き込み動
作中には、各工１０モジュールへのデータが両プロセッ
サ２０及び２０１から送られるからである。
ことを示している。第１３図のクロスリンク９５（二重
モードにあるゾーン１１のミラーレール）の動作は、第
１３Ｂ図のクロスリンク９０に対する制御信号と若干具
なる。これは、以下で述べるように、Ｉｌｏ書き込み動
作中には、各工１０モジュールへのデータが両プロセッ
サ２０及び２０１から送られるからである。
５・見１塁
両方の処理システム２０及び２０’が二重モードとして
知られている冗長形態で同じタスクを実行するときには
、ＣＰＵモジュール３０及び３０′が同じ速度で動作を
実行することが重要である。さもなくば、処理システム
同志を再同期させてＩｌｏとプロセッサ間とのエラーチ
ェックを行うのに多量の処理時間がかへることになる。
知られている冗長形態で同じタスクを実行するときには
、ＣＰＵモジュール３０及び３０′が同じ速度で動作を
実行することが重要である。さもなくば、処理システム
同志を再同期させてＩｌｏとプロセッサ間とのエラーチ
ェックを行うのに多量の処理時間がかへることになる。
処理システム２０及び２０″の好ましい実施例において
は、基本的なりロック信号が同期され、互いに位相固定
される。耐欠陥コンピュータシステム１０は、処理シス
テム２０及び２０′へのクロック信号の周波数を制御す
ると共に各処理システムのクロック信号間の位相差を最
小にするためのタイミングシステムを備えている。
は、基本的なりロック信号が同期され、互いに位相固定
される。耐欠陥コンピュータシステム１０は、処理シス
テム２０及び２０′へのクロック信号の周波数を制御す
ると共に各処理システムのクロック信号間の位相差を最
小にするためのタイミングシステムを備えている。
第１４図は、処理システム２０及び２０′において実施
される本発明のタイミングシステムのブロック図である
。このタイミングシステムは、処理システム２０のＣＰ
Ｕモジュール３０に含まれた発振システム２００と、処
理システム２０′のＣＰＵモジュール３０′に含まれた
発振システム２００′とを備えている。発振器２００’
の要素は１発振器２００の要素と同じであり、両方の発
振システムの動作は同じである。従って１発振器２００
と２００′の動作が異なる場合を除いて、発振器２００
の要素及び動作のみについて説明する。
される本発明のタイミングシステムのブロック図である
。このタイミングシステムは、処理システム２０のＣＰ
Ｕモジュール３０に含まれた発振システム２００と、処
理システム２０′のＣＰＵモジュール３０′に含まれた
発振システム２００′とを備えている。発振器２００’
の要素は１発振器２００の要素と同じであり、両方の発
振システムの動作は同じである。従って１発振器２００
と２００′の動作が異なる場合を除いて、発振器２００
の要素及び動作のみについて説明する。
第１４ｒＲに示すように、発振システム２００の大部分
、特にデジタル論理回路は、クロスリンク９５の内部に
存在するが、その配置は本発明にとって重要ではない。
、特にデジタル論理回路は、クロスリンク９５の内部に
存在するが、その配置は本発明にとって重要ではない。
発振システム２００は、電圧制御式のクリスタル発振子
（ＶＣＸＯ）２０５を備えており、これは、好ましくは
６６．６６ＭＨｚの基本的な発振信号を発生する。ＶＣ
ＸＯ２０５の周波数は、その入力の電圧レベルによって
調整することができる。
（ＶＣＸＯ）２０５を備えており、これは、好ましくは
６６．６６ＭＨｚの基本的な発振信号を発生する。ＶＣ
ＸＯ２０５の周波数は、その入力の電圧レベルによって
調整することができる。
クロック分配チップ２１０は、基本的な発振信号を分割
し、好ましくは、全て同じ周波数を有する４つの主たる
クロックを発生する。主ＣＰＵ４０については、クロッ
クがＰＣＬＫ Ｌ及びＰＣＬＩＫＨであり、これらは
論理的に互いに逆のものである。ミラーＣＰＵ５０につ
いては、りロック分配チップ２１０がクロック信号ＭＣ
ＬＫＬ及びＭＣＬＫ Ｈを発生し、これらも論理的に
互いに逆のものである。これらクロック信号のタイミン
グ及び位相関係は、第１５図に示されている。好ましく
は、クロック信号ＰＣＬＫ Ｌ、ＰＣＬＫ ＨｌＭ
ＣＬＫ Ｌ及びＭＣＬＫ Ｈの周波数は約３３．３
３ＭＨｚである。又、クロックチップ２１０は、第１５
図に示すように１６．１６ Ｍ Ｈｚの位相固定ループ
信号ＣＬＫＣＨも発生する。この位相固定ループ信号は
クロック論理゛回路２２０に送られ、該回路はこの信号
をバッファする。
し、好ましくは、全て同じ周波数を有する４つの主たる
クロックを発生する。主ＣＰＵ４０については、クロッ
クがＰＣＬＫ Ｌ及びＰＣＬＩＫＨであり、これらは
論理的に互いに逆のものである。ミラーＣＰＵ５０につ
いては、りロック分配チップ２１０がクロック信号ＭＣ
ＬＫＬ及びＭＣＬＫ Ｈを発生し、これらも論理的に
互いに逆のものである。これらクロック信号のタイミン
グ及び位相関係は、第１５図に示されている。好ましく
は、クロック信号ＰＣＬＫ Ｌ、ＰＣＬＫ ＨｌＭ
ＣＬＫ Ｌ及びＭＣＬＫ Ｈの周波数は約３３．３
３ＭＨｚである。又、クロックチップ２１０は、第１５
図に示すように１６．１６ Ｍ Ｈｚの位相固定ループ
信号ＣＬＫＣＨも発生する。この位相固定ループ信号は
クロック論理゛回路２２０に送られ、該回路はこの信号
をバッファする。
クロック論理バッファ２２０は、ＣＬＫＣＨ信号を同期
とりに用いるために発振器２００′に送信する０発振器
２００′のクロック論理バッファ２２０′は、それ自身
のバッファされた位相固定ループ信号ＣＬＫＣ’ Ｈ
を発振器２００の位相検出器２３０に送信する。又１位
相検出器２３０は、クロック論理バッファ２２０から遅
延要素２２５を経て、バッファされた位相固定ループ信
号ＣＬＫＣＨを受信する。遅延要素２２５は。
とりに用いるために発振器２００′に送信する０発振器
２００′のクロック論理バッファ２２０′は、それ自身
のバッファされた位相固定ループ信号ＣＬＫＣ’ Ｈ
を発振器２００の位相検出器２３０に送信する。又１位
相検出器２３０は、クロック論理バッファ２２０から遅
延要素２２５を経て、バッファされた位相固定ループ信
号ＣＬＫＣＨを受信する。遅延要素２２５は。
クロック論理バッファ２２０′からのケーブルの延長に
よる遅延を近似する。
よる遅延を近似する。
位相検出器２３０は、その入力の位相固定ループ信号を
比較し、２つの出力を発生する。その１つは、位相差信
号２３５であり、これはループ増幅器２４０を経てＶＣ
ＸＯ２０５の電圧入力に送られる。この位相差により、
増幅器２４０は、位相差を補償するようにＶＣＸＯ２０
５の周波数を変更する信号を発生する。
比較し、２つの出力を発生する。その１つは、位相差信
号２３５であり、これはループ増幅器２４０を経てＶＣ
ＸＯ２０５の電圧入力に送られる。この位相差により、
増幅器２４０は、位相差を補償するようにＶＣＸＯ２０
５の周波数を変更する信号を発生する。
位相検出器２３０の他の出力は、あり得べき同期欠陥を
指示する位相エラー信号２３６である。
指示する位相エラー信号２３６である。
第１６図は１位相検出器２３０の詳細な図である。位相
検出器２３０は、位相比較器２３０と、アナログ電圧比
較器２３４とを含んでいる。位相比較器２３２は、遅延
素子２２５からのクロック信号（ＣＬＫＣＨ）及び発振
器２００′からの位相固定ループクロック信号（ＣＬＫ
Ｃ’ Ｈ）を受け取り、これら信号の位相差を表わす
アナログ電圧レベル２３５を発生する。
検出器２３０は、位相比較器２３０と、アナログ電圧比
較器２３４とを含んでいる。位相比較器２３２は、遅延
素子２２５からのクロック信号（ＣＬＫＣＨ）及び発振
器２００′からの位相固定ループクロック信号（ＣＬＫ
Ｃ’ Ｈ）を受け取り、これら信号の位相差を表わす
アナログ電圧レベル２３５を発生する。
処理システム２０がクロック同期の目的で「スレーブ」
となった場合には、スイッチ２４５が「スレーブ」位Ｉ
ｆ（即ち、閉位ＩＩ）となり、アナログ電圧レベル２３
５は、ループ増幅器２４０によって増幅された後に、Ｖ
ＣＸＯ２０５の周波数を制御する０両スイッチ２４５及
び２４５′が「マスター」位置にある場合には、処理シ
ステム２０及び２０１が位相固定されず、非同期で（独
立して）動作する。
となった場合には、スイッチ２４５が「スレーブ」位Ｉ
ｆ（即ち、閉位ＩＩ）となり、アナログ電圧レベル２３
５は、ループ増幅器２４０によって増幅された後に、Ｖ
ＣＸＯ２０５の周波数を制御する０両スイッチ２４５及
び２４５′が「マスター」位置にある場合には、処理シ
ステム２０及び２０１が位相固定されず、非同期で（独
立して）動作する。
アナログ電圧レベル２３５は、位相の進み及び遅れの許
容範囲を表わす２つの基準電圧Ｖｒａｆｌ及びＶｒｅｆ
２と共に電圧比較器２３４へ入力される。
容範囲を表わす２つの基準電圧Ｖｒａｆｌ及びＶｒｅｆ
２と共に電圧比較器２３４へ入力される。
位相差が許容範囲内である場合には、ＰＨＡＳＥＥＲＲ
ＯＲ（位相エラー）信号が作用されない。
ＯＲ（位相エラー）信号が作用されない。
位相差が許容範囲から外れ、電圧比較器２３４がＶ ｒ
ｅｆ １ないしＶｒａｆ２の電圧範囲から外れる位相差
信号２３５を感知した場合には、位相エラー信号が作用
され、クロックデコーダ２２０を経てクロスリンク９５
へ送られる。
ｅｆ １ないしＶｒａｆ２の電圧範囲から外れる位相差
信号２３５を感知した場合には、位相エラー信号が作用
され、クロックデコーダ２２０を経てクロスリンク９５
へ送られる。
第１７図は、工１０モジュール１００の好ましい実施例
を示している。工１０モジュール１００及び１００’は
同一のものであるから、モジュール１００についてのみ
説明する。更に、Ｉ１０モジュール１．１０及び１２０
（従って、モジュール１１０′及び１２０’）はモジュ
ール１００と同様であるが、異なったＩ１０装置に接続
されているために全く同じ形態をとることはない。
を示している。工１０モジュール１００及び１００’は
同一のものであるから、モジュール１００についてのみ
説明する。更に、Ｉ１０モジュール１．１０及び１２０
（従って、モジュール１１０′及び１２０’）はモジュ
ール１００と同様であるが、異なったＩ１０装置に接続
されているために全く同じ形態をとることはない。
Ｉ１０モジュール１００は、二重レールモジュール相互
接続部１３０及び１３２によってＣＰＵモジュール３０
に接続されている。各々の羊ジュール相互接続部は、各
々ファイアウオール１゜００及び１０１０によって受け
入れられる。ファイアウオール１０００及び１０１０は
、モジュール相互接続部１３０及び１３２を経て送信さ
れるデータの一致性をチェックするチェックバス１００
５によって相互接続される。このチェックは、ＣＰＵモ
ジュール３０及び３０’のロックステップ同期によって
行おれ、これは、ＣＰＵモジュール３０及び３０′から
Ｉ１０モジュール１００へ書き込まれたデータをファイ
アウオール１０００及び１０１０に同時に得られるよう
にする。
接続部１３０及び１３２によってＣＰＵモジュール３０
に接続されている。各々の羊ジュール相互接続部は、各
々ファイアウオール１゜００及び１０１０によって受け
入れられる。ファイアウオール１０００及び１０１０は
、モジュール相互接続部１３０及び１３２を経て送信さ
れるデータの一致性をチェックするチェックバス１００
５によって相互接続される。このチェックは、ＣＰＵモ
ジュール３０及び３０’のロックステップ同期によって
行おれ、これは、ＣＰＵモジュール３０及び３０′から
Ｉ１０モジュール１００へ書き込まれたデータをファイ
アウオール１０００及び１０１０に同時に得られるよう
にする。
第１８図は、ファイアウオール１０００の要素及び好ま
しい実施例を示している。ファイアウオール１０００は
、モジュール相互接続部１３０への３２ビツトバスイン
ターフエイス１８１０と、第１７図に示されたバス１０
２０へ接続するための３２ビツトバスインターフエイス
１８２ｏとを偉えている。これらのインターフェイス１
８１０及び１８２０は、内部ファイアウオールバス１８
１５によって相互接続され、該バスはファイアウオール
１０００の他の要素にも接続されている。
しい実施例を示している。ファイアウオール１０００は
、モジュール相互接続部１３０への３２ビツトバスイン
ターフエイス１８１０と、第１７図に示されたバス１０
２０へ接続するための３２ビツトバスインターフエイス
１８２ｏとを偉えている。これらのインターフェイス１
８１０及び１８２０は、内部ファイアウオールバス１８
１５によって相互接続され、該バスはファイアウオール
１０００の他の要素にも接続されている。
バス１８１５は、１６ビツト巾又は３２ビツト巾の並列
バスであるのが好ましい。
バスであるのが好ましい。
又、ファイアウオール１０００は、ＣＰＵモジュール３
０とオペレータコンソールとの間でコンソールリンク１
０９ｏに接続されたコンソールサポートレジスタ１８３
０も備えているのが好ましい。コンソールリンクは、モ
ジュール相互接続部、クロスリンク及びメモリ制御器の
ような通常のデータ経路をバイパスし、コンピュータシ
ステム１０の他の部分に欠陥が生じた場合にもオペレー
タはＣＰＵと通信することができる。コンソールサポー
トレジスタ１８３０は、−時的な記憶レジスタ１８３２
、受信器１８３４及び送信器１８３６を備えているのが
好ましい。レジスタ１８３２、受信器１８３４及び送信
器１８３６の相互接続は、当業者に良く知られた一般的
なものである。
０とオペレータコンソールとの間でコンソールリンク１
０９ｏに接続されたコンソールサポートレジスタ１８３
０も備えているのが好ましい。コンソールリンクは、モ
ジュール相互接続部、クロスリンク及びメモリ制御器の
ような通常のデータ経路をバイパスし、コンピュータシ
ステム１０の他の部分に欠陥が生じた場合にもオペレー
タはＣＰＵと通信することができる。コンソールサポー
トレジスタ１８３０は、−時的な記憶レジスタ１８３２
、受信器１８３４及び送信器１８３６を備えているのが
好ましい。レジスタ１８３２、受信器１８３４及び送信
器１８３６の相互接続は、当業者に良く知られた一般的
なものである。
ファイアウオール１０００は、複数のチェック回路を含
んだファイアウオール比較回路１８４０も備えている。
んだファイアウオール比較回路１８４０も備えている。
ファイアウオール比較回路１８４０は、ファイアウオー
ル１０１０内の同等の要素に接続される。ファイアウオ
ール比較回路１８４０内のチェック回路は、モジュール
相互接続部１３０から受け取ったデータをモジュール相
互接続部１３２から受け取ったデータと比較する。−般
に、両方のモジュール相互接続部がＣＰＵモジュール３
０から受け入れられるとしても、モジュール相互接続部
１３０からのデータは一方のゾーンからのものでありそ
してモジュール相互接続部１３２からのデータは別のゾ
ーンからのものである。ファイアウオール比較回路１８
４０内のチェック回路がこれらデータ間の不一致を検出
した場合には、割込み制御回路１８８０が作動されて。
ル１０１０内の同等の要素に接続される。ファイアウオ
ール比較回路１８４０内のチェック回路は、モジュール
相互接続部１３０から受け取ったデータをモジュール相
互接続部１３２から受け取ったデータと比較する。−般
に、両方のモジュール相互接続部がＣＰＵモジュール３
０から受け入れられるとしても、モジュール相互接続部
１３０からのデータは一方のゾーンからのものでありそ
してモジュール相互接続部１３２からのデータは別のゾ
ーンからのものである。ファイアウオール比較回路１８
４０内のチェック回路がこれらデータ間の不一致を検出
した場合には、割込み制御回路１８８０が作動されて。
エラー信号を発生し、これにより、クロスリンク９０及
び９５はＣＰＵモジュール３０及び３０′に欠陥の検出
を通知する。
び９５はＣＰＵモジュール３０及び３０′に欠陥の検出
を通知する。
ファイアウオール比較回路１８４０は、ＣＰＵモジュー
ル３０及び３０’から受け取ったデータのみをチェック
する。ＣＰＵモジュール３０及び３０’に送られるデー
タは、共通の発生源からのものであり、従って、チェッ
クを必要としない。
ル３０及び３０’から受け取ったデータのみをチェック
する。ＣＰＵモジュール３０及び３０’に送られるデー
タは、共通の発生源からのものであり、従って、チェッ
クを必要としない。
むしろ、Ｉ１０装置から受け取ったデータで、ＣＰＵモ
ジュール３０及び３０’に送られるべきデータは、ＣＲ
Ｃ発生器１８５０によって行われる繰返し冗長チェック
（ＣＲＣ）のようなエラー検出コード（ＥＤＣ）によっ
てチェックされる。又、ＣＲＣ発生器５０は、内部ファ
イアウオールバス１８１５にも接続される。
ジュール３０及び３０’に送られるべきデータは、ＣＲ
Ｃ発生器１８５０によって行われる繰返し冗長チェック
（ＣＲＣ）のようなエラー検出コード（ＥＤＣ）によっ
てチェックされる。又、ＣＲＣ発生器５０は、内部ファ
イアウオールバス１８１５にも接続される。
ＣＲＣ発生器１８５０は、Ｉ１０装置によって使用され
るものと同じＣＲＣコードを発生し、チェックする。工
１０モジュール１００は、２つのＥＤＣを発生するのが
好ましい、その一方は、ＣＲＣでもあって、モジュール
１００が接続されたエサ−ネットパケットネットワーク
のようなネットワークに対するインターフェイスとして
用いられる。その他方は、第１７図のディスクインター
フェイス１０７２のようなディスクインターフェイスと
して用いられる。
るものと同じＣＲＣコードを発生し、チェックする。工
１０モジュール１００は、２つのＥＤＣを発生するのが
好ましい、その一方は、ＣＲＣでもあって、モジュール
１００が接続されたエサ−ネットパケットネットワーク
のようなネットワークに対するインターフェイスとして
用いられる。その他方は、第１７図のディスクインター
フェイス１０７２のようなディスクインターフェイスと
して用いられる。
モジュール相互接続部は二重であるから、ＣＰＵモジュ
ール３０とＩ１０モジュール１００との間にはＣＲＣの
機能が必要とされない。例えば、ＣＰＵモジュール３０
においては、クロスリンク９０がモジュール相互接続部
１３０を経てファイアウオール１０００と通信し、そし
てクロスリンク９５がモジュール相互接続部１３２を経
てファイアウオール１０１０と通信する。
ール３０とＩ１０モジュール１００との間にはＣＲＣの
機能が必要とされない。例えば、ＣＰＵモジュール３０
においては、クロスリンク９０がモジュール相互接続部
１３０を経てファイアウオール１０００と通信し、そし
てクロスリンク９５がモジュール相互接続部１３２を経
てファイアウオール１０１０と通信する。
エサ−ネットネットワーク１０８２から受け取ったメツ
セージは、第１７図に示されたネットワーク制御器１０
８０により有効ＣＲＣに対してチェックされる。ＣＲＣ
とで完成するデータは、第１７図に示されたローカルＲ
ＡＭ１０６０に書き込まれる。ローカルＲＡＭ１０６０
の全てのデータは、ＤＭＡを用いてメモリモジュール６
０へ転送される。ＤＭＡ制御器１８９０は転送の整合を
とり、転送されているＣＲＣエンコードデータの有効性
をチェックするようにＣＲＣ発生器１８５０に指示する
。
セージは、第１７図に示されたネットワーク制御器１０
８０により有効ＣＲＣに対してチェックされる。ＣＲＣ
とで完成するデータは、第１７図に示されたローカルＲ
ＡＭ１０６０に書き込まれる。ローカルＲＡＭ１０６０
の全てのデータは、ＤＭＡを用いてメモリモジュール６
０へ転送される。ＤＭＡ制御器１８９０は転送の整合を
とり、転送されているＣＲＣエンコードデータの有効性
をチェックするようにＣＲＣ発生器１８５０に指示する
。
Ｉ１０装置との殆どのデータ転送は、ＤＭＡで行われる
。データは主メモリとＩ１０バッファメモリとの間で移
動される。転送されるデータの各論理ブロックは、ＣＲ
Ｃによってカバーされる。
。データは主メモリとＩ１０バッファメモリとの間で移
動される。転送されるデータの各論理ブロックは、ＣＲ
Ｃによってカバーされる。
エサ−ネットの場合には、論理ブロックがメツセージパ
ケットである。メツセージは、ＤＭＡにより、主メモリ
６０からファイアウオール１０００を通ってローカルＲ
ＡＭ１０６０へ転送される。
ケットである。メツセージは、ＤＭＡにより、主メモリ
６０からファイアウオール１０００を通ってローカルＲ
ＡＭ１０６０へ転送される。
ファイアウオール１０００のＣＲＣ発生器１８５０は、
メツセージに対してＣＲＣを計算する。
メツセージに対してＣＲＣを計算する。
ＤＭＡ制御器１８９０は、データ転送に対するＣＲＣ発
生器１８５０の動作を制御する。論理ブロックが転送さ
れたときには、ＤＭＡ制御器１８９０がＣＲＣ発生器１
８５０からの発生されたＣＲＣを読み取り、それを、ロ
ーカルＲＡＭｌ０６０に記憶されたデータに加える。ネ
ットワーク制御器１０８０は、ローカルＲＡＭ１０６０
からエサ−ネットネットワーク１０８２ヘデータを転送
すると、ＣＲＣをチェックする。ＣＲＣコード自体を除
く全てのエサ−ネットパケットは、メモリモジュール６
０へ転送される。ＣＲＣのエラーはＣＲＣ発生器１８５
０によって識別され、割込み制御器１８８０を介して報
告される。
生器１８５０の動作を制御する。論理ブロックが転送さ
れたときには、ＤＭＡ制御器１８９０がＣＲＣ発生器１
８５０からの発生されたＣＲＣを読み取り、それを、ロ
ーカルＲＡＭｌ０６０に記憶されたデータに加える。ネ
ットワーク制御器１０８０は、ローカルＲＡＭ１０６０
からエサ−ネットネットワーク１０８２ヘデータを転送
すると、ＣＲＣをチェックする。ＣＲＣコード自体を除
く全てのエサ−ネットパケットは、メモリモジュール６
０へ転送される。ＣＲＣのエラーはＣＲＣ発生器１８５
０によって識別され、割込み制御器１８８０を介して報
告される。
ディスクサブシステムとのデータのやり取りは、エサ−
ネットインターフェイスと同様に行われる。ＣＲＣ発生
器１８５０は、ディスク制御器１０７２によって使用さ
れる特定のＣＲＣコードを発生し又はチェックする。こ
れは、Ｉ１０モジュール１００の場合と同様に単一レー
ルシステムに存在するか又はこれを通して転送されてい
るデータがエラー検出コードによってカバーされるよう
に確保し、これは、データが最終的に通過する通信媒体
と少なくとも同程度の信頼性を有するものであることが
好ましい。種々のＩ１０モジュール、例えば、同期プロ
トコルを取り扱うモジュールは、適当なプロトコルのＣ
ＲＣコードを発生してチェックするＣＲＣ発生器を有し
ているのが好ましい。
ネットインターフェイスと同様に行われる。ＣＲＣ発生
器１８５０は、ディスク制御器１０７２によって使用さ
れる特定のＣＲＣコードを発生し又はチェックする。こ
れは、Ｉ１０モジュール１００の場合と同様に単一レー
ルシステムに存在するか又はこれを通して転送されてい
るデータがエラー検出コードによってカバーされるよう
に確保し、これは、データが最終的に通過する通信媒体
と少なくとも同程度の信頼性を有するものであることが
好ましい。種々のＩ１０モジュール、例えば、同期プロ
トコルを取り扱うモジュールは、適当なプロトコルのＣ
ＲＣコードを発生してチェックするＣＲＣ発生器を有し
ているのが好ましい。
一般に、ＤＭＡ制御器１８９０は、共有のメモリ制御器
１０５０及びアドレスされているローカルＲＡＭ １０
６０に対して特定のＤＭＡ動作の一部分を処理する。３
２ビツトバス１０２０は、２つの異なったモードで駆動
される。ＤＭＡ設定中には、ＤＭＡ制御器１８９０はバ
ス１０２０を標準的な非同期マイクロプロセッサバスと
して使用する。ＤＭＡ動作が行われるローカルＲＡＭ
１０６０のアドレスは、共有メモリ制御器１０５０及び
ＤＭＡ制御’ａ １８９０によって供給される。
１０５０及びアドレスされているローカルＲＡＭ １０
６０に対して特定のＤＭＡ動作の一部分を処理する。３
２ビツトバス１０２０は、２つの異なったモードで駆動
される。ＤＭＡ設定中には、ＤＭＡ制御器１８９０はバ
ス１０２０を標準的な非同期マイクロプロセッサバスと
して使用する。ＤＭＡ動作が行われるローカルＲＡＭ
１０６０のアドレスは、共有メモリ制御器１０５０及び
ＤＭＡ制御’ａ １８９０によって供給される。
実際のＤＭＡ転送中には、ＤＭＡ制御器１８９０がバス
１０２０を同期状態で駆動するようにＤＭＡ制御ライン
１８９５に指示する。共有メモリ制御器１０５０は、バ
ス１０２０の各バスサイクルごとに３２ビツトデータワ
ードを転送し、ＤＭＡ制御器１８９０は、転送されるべ
きワードがどれほど残されているかの経過を保持する。
１０２０を同期状態で駆動するようにＤＭＡ制御ライン
１８９５に指示する。共有メモリ制御器１０５０は、バ
ス１０２０の各バスサイクルごとに３２ビツトデータワ
ードを転送し、ＤＭＡ制御器１８９０は、転送されるべ
きワードがどれほど残されているかの経過を保持する。
又、共有メモリ制御器１０５０は、ローカルＲＡＭ１０
６０を制御し、次のＤＡＭアドレスを発生する。
６０を制御し、次のＤＡＭアドレスを発生する。
Ｉ１０モジュール（１００，１１０，１２０）は、それ
ら自身のローカルＲＡＭ１０６０に対する読み取り／書
き込み動作を制御する役目を果たす。ＣＰＵモジュール
３０は、メモリアレイ６゜との転送動作を制御する役目
を果たす。メモリ制御器７０及び７５（第９図に示す）
のＤＭＡエンジン７７５は、ＣＰＵモジュール３ｏに対
しＤＭＡ動作を指示する。このような労力の分割により
いずれかのモジュールのＤＭＡ論理の欠陥がゾーン１１
又は１１′の他のモジュールにおけるデータ完全性を低
下しないようにする。
ら自身のローカルＲＡＭ１０６０に対する読み取り／書
き込み動作を制御する役目を果たす。ＣＰＵモジュール
３０は、メモリアレイ６゜との転送動作を制御する役目
を果たす。メモリ制御器７０及び７５（第９図に示す）
のＤＭＡエンジン７７５は、ＣＰＵモジュール３ｏに対
しＤＭＡ動作を指示する。このような労力の分割により
いずれかのモジュールのＤＭＡ論理の欠陥がゾーン１１
又は１１′の他のモジュールにおけるデータ完全性を低
下しないようにする。
又、ファイアウオールｊＯＯＯは、工／○モジュール１
００に対し他の重要な機能も実行する。
００に対し他の重要な機能も実行する。
ファイアウオール１０００のＩ１０診断制御レジスタ１
８６０は、クロスリンク診断制御レジスタ９０１と同じ
構造を有し、ＣＰＵ４０．５０．４０′及び５０′と診
断マイクロプロセッサ１１００との間で通信を行うこと
ができる。診断マイクロプロセッサ１１００のこの間接
的な接続により、践マイクロプロセッサがコンピュータ
システム１０の他のモジュールに影響を及ぼすことが防
止される。
８６０は、クロスリンク診断制御レジスタ９０１と同じ
構造を有し、ＣＰＵ４０．５０．４０′及び５０′と診
断マイクロプロセッサ１１００との間で通信を行うこと
ができる。診断マイクロプロセッサ１１００のこの間接
的な接続により、践マイクロプロセッサがコンピュータ
システム１０の他のモジュールに影響を及ぼすことが防
止される。
トレースＲＡ Ｍ １８７２及び１−レースＲＡＭ制御
器１８７０の機能については以下で詳細に述べる。簡単
に述べると、欠陥が検出されてＣＰＵ及びＣＰＵモジュ
ール３０及び３０′に通知されたときには、コンピユー
タシステム１０全体にわたる種々のトレースＲＡＭが以
下に述べる幾っがの機能を実行するようにされる。トレ
ースＲＡＭとの通信は、トレースバス１０９５を経て行
われる。トレースＲＡＭ制御器１８７０は、トレースバ
ス１０９５からの信号に応答して、トレースＲＡＭ１８
７２が記憶を停止するか又はその内容をトレースバス１
０９５にダンプするようにさせる。
器１８７０の機能については以下で詳細に述べる。簡単
に述べると、欠陥が検出されてＣＰＵ及びＣＰＵモジュ
ール３０及び３０′に通知されたときには、コンピユー
タシステム１０全体にわたる種々のトレースＲＡＭが以
下に述べる幾っがの機能を実行するようにされる。トレ
ースＲＡＭとの通信は、トレースバス１０９５を経て行
われる。トレースＲＡＭ制御器１８７０は、トレースバ
ス１０９５からの信号に応答して、トレースＲＡＭ１８
７２が記憶を停止するか又はその内容をトレースバス１
０９５にダンプするようにさせる。
好ましくは３２ビツトの並列バスである工１０モジュー
ルバス１０２０は、ファイアウオール１０００及び１０
１０と、工／○モジュール１００の他の要素とに接続さ
れる。共有メモリ制御器１０５０も、ｌ１Ｏ−Ｔ−シュ
）Ｌｔ １００ （７） Ｉ ／ Ｏバス１０２０に接
続されている。共有メモリ制御器１０’５０は、３２ビ
ツト士パリティを有する共有メモリバス１０６５によっ
てローカルメモリ１０６０に接続されている。好ましく
は、ローカルメモリ１０６０は、メモリ容量が１２８Ｋ
ＢのＲＡＭであるが、ＲＡＭ１０６０のサイズは任意で
ある。共有メモリ制御器１０５０及びローカルＲＡＭ１
０６０は、Ｉ１０モジュール１００に対するメモリ容量
を備えている。
ルバス１０２０は、ファイアウオール１０００及び１０
１０と、工／○モジュール１００の他の要素とに接続さ
れる。共有メモリ制御器１０５０も、ｌ１Ｏ−Ｔ−シュ
）Ｌｔ １００ （７） Ｉ ／ Ｏバス１０２０に接
続されている。共有メモリ制御器１０’５０は、３２ビ
ツト士パリティを有する共有メモリバス１０６５によっ
てローカルメモリ１０６０に接続されている。好ましく
は、ローカルメモリ１０６０は、メモリ容量が１２８Ｋ
ＢのＲＡＭであるが、ＲＡＭ１０６０のサイズは任意で
ある。共有メモリ制御器１０５０及びローカルＲＡＭ１
０６０は、Ｉ１０モジュール１００に対するメモリ容量
を備えている。
ディスク制御器１０７０は、第１図のディスク１０７５
．１０７５’のようなディスクに対する標準的なインタ
ーフェイスを与える。ディスク１０７５は、５Ｃ８Ｉ
（小型コンピュータ標準インターフェイス）バスの実
施のごとき標準バスインターフェイス１０７２によって
ディスク制御器１０７０に接続されるのが好ましい。又
、ディスク制御器１０７０は、ローカルＲＡＭ１０６０
を使用するか又はＩ１０モジュールバス１０２０と通信
するために共有メモリ制御器１０５０に接続される。
．１０７５’のようなディスクに対する標準的なインタ
ーフェイスを与える。ディスク１０７５は、５Ｃ８Ｉ
（小型コンピュータ標準インターフェイス）バスの実
施のごとき標準バスインターフェイス１０７２によって
ディスク制御器１０７０に接続されるのが好ましい。又
、ディスク制御器１０７０は、ローカルＲＡＭ１０６０
を使用するか又はＩ１０モジュールバス１０２０と通信
するために共有メモリ制御器１０５０に接続される。
ネットワーク制御器１０８０は、ネットワークインター
フェイス１０８２により、エサ−ネットネットワークの
ような標準ネットワークにインターフェイスする。又、
ネットワーク制御器１０８０は、ローカルＲＡＭ１０６
０及びＩ１０モジュールバス１ｏ２０の両方に対するイ
ンターフェイスとして働く共有メモリ制御器１０５０に
も接続される。然し乍ら、Ｉ１０モジュールバス１０２
０のいずれか１つの特定の編成又は−構造にする必要は
ない。
フェイス１０８２により、エサ−ネットネットワークの
ような標準ネットワークにインターフェイスする。又、
ネットワーク制御器１０８０は、ローカルＲＡＭ１０６
０及びＩ１０モジュールバス１ｏ２０の両方に対するイ
ンターフェイスとして働く共有メモリ制御器１０５０に
も接続される。然し乍ら、Ｉ１０モジュールバス１０２
０のいずれか１つの特定の編成又は−構造にする必要は
ない。
ＰＣＩＭ（電力及び冷却インターフェイスモジュール）
サポート要素１０３０は、Ｉ１０モジュールバス１０２
０及びＡＳＣＩＩインターフェイス１０３２に接続され
る。ＰＣＩＭサポート要素１０３０は、処理システム２
０が電源システム（即ち、バッテリ、レギュレータ、等
）の状態を監視できるようにすると共に、冷却システム
がそれらの適切な動作を確保できるようにする。ＰｃＩ
Ｍサポート要ｙＪＦ４１０３０は、成る欠陥又は欠陥の
おそれの指示、例えば、バッテリ電圧が許容できないほ
ど低下したという指示があったときだけメツセージを受
け取るのが好ましい。又、ＰＣＩＭサポート要素１０３
０を用いて全ての電力及び冷却サブシステムを周期的に
監視することもできる。ＰＣＩＭサポート要素１０３０
及びＴ１０モジユール１００′の同等の要素は、プロセ
ッサ２０及び２０′のサポートシステムが機能不良にな
った場合に耐欠陥コンピュータシステム１０が成るゾー
ンを停止できるようにする。
サポート要素１０３０は、Ｉ１０モジュールバス１０２
０及びＡＳＣＩＩインターフェイス１０３２に接続され
る。ＰＣＩＭサポート要素１０３０は、処理システム２
０が電源システム（即ち、バッテリ、レギュレータ、等
）の状態を監視できるようにすると共に、冷却システム
がそれらの適切な動作を確保できるようにする。ＰｃＩ
Ｍサポート要ｙＪＦ４１０３０は、成る欠陥又は欠陥の
おそれの指示、例えば、バッテリ電圧が許容できないほ
ど低下したという指示があったときだけメツセージを受
け取るのが好ましい。又、ＰＣＩＭサポート要素１０３
０を用いて全ての電力及び冷却サブシステムを周期的に
監視することもできる。ＰＣＩＭサポート要素１０３０
及びＴ１０モジユール１００′の同等の要素は、プロセ
ッサ２０及び２０′のサポートシステムが機能不良にな
った場合に耐欠陥コンピュータシステム１０が成るゾー
ンを停止できるようにする。
システムサポート及びコンソール要素１０４０は、Ｉ１
０モジュールバス１０２０にも接続される。システムサ
ポート及びコンソール要素１゜４０は、ＡＳＣ工■イン
ターフェイス１ｏ４２を介してオペレータコンソールの
インターフェイスを与える。オペレータコンソールは、
年のような成る情報を入力できるだけでなく、診断の目
的にも使用することができる。オペレータコンソールは
、コンソールリンク１０９０及び１０９１を経そしてフ
ァイアウオール１ｏｏｏ及び１０１０のコンソールサポ
ー１−レジスタ１８３０を経てＣＰＵとデータを交換す
る。
０モジュールバス１０２０にも接続される。システムサ
ポート及びコンソール要素１゜４０は、ＡＳＣ工■イン
ターフェイス１ｏ４２を介してオペレータコンソールの
インターフェイスを与える。オペレータコンソールは、
年のような成る情報を入力できるだけでなく、診断の目
的にも使用することができる。オペレータコンソールは
、コンソールリンク１０９０及び１０９１を経そしてフ
ァイアウオール１ｏｏｏ及び１０１０のコンソールサポ
ー１−レジスタ１８３０を経てＣＰＵとデータを交換す
る。
又１診断マイクロプロセッサ１１００は、Ｉ１０モジュ
ールバス１０２０にも接続されている。
ールバス１０２０にも接続されている。
診断マイクロプロセッサ１１００の動作については以下
で詳細に述べる。一般に、マイクロプロセッサ１１００
は、欠陥が検出されたときにトレースＲＡＭ１８７２の
ようなトレースＲＡＭからのエラーチェック情報を収集
するのに用いられる。
で詳細に述べる。一般に、マイクロプロセッサ１１００
は、欠陥が検出されたときにトレースＲＡＭ１８７２の
ようなトレースＲＡＭからのエラーチェック情報を収集
するのに用いられる。
このデータは、トレースバス１０９５及び１０９６に集
められ、ファイアウオール１０００及び１０１０を各々
通り、モジュールバス１０２０を経てマイクロプロセッ
サ１１００へ送り込まれる。
められ、ファイアウオール１０００及び１０１０を各々
通り、モジュールバス１０２０を経てマイクロプロセッ
サ１１００へ送り込まれる。
Ｃ，プロセッサ間及びモジュール間通信１、ｆ二叉用路
コンピュータシステム１０の要素はそれ自体で耐欠陥シ
ステムを構成しない、正常の動作中に通信を行うことが
できそして欠陥検出及び修正中に動作を行うことのでき
る通信経路及びプロトコルが必要とされる。このような
通信にとって重要なことはクロスリンク通路２５である
。クロスリンク通路２５は、並列リンク、直列リンク及
び既に述べたクロック信号で構成される。これらは、第
１９図に示されている。並列リンクは、２つの同じ組の
データ及びアドレスライン（１６）、制御ライン（７）
、割込みライン（７）及びエラーライン（７）を含んで
いる。１６本のデータ及びアドレスラインと、７本の制
御ラインは、ＣＰＵモジュール間で、例えば、モジュー
ル制御接続部１３０及び１３２（又は１３０′及び１３
２’）から或いはメモリモジュール６０ （６０’ ）
から交換されるべき情報を含んでいる。
ステムを構成しない、正常の動作中に通信を行うことが
できそして欠陥検出及び修正中に動作を行うことのでき
る通信経路及びプロトコルが必要とされる。このような
通信にとって重要なことはクロスリンク通路２５である
。クロスリンク通路２５は、並列リンク、直列リンク及
び既に述べたクロック信号で構成される。これらは、第
１９図に示されている。並列リンクは、２つの同じ組の
データ及びアドレスライン（１６）、制御ライン（７）
、割込みライン（７）及びエラーライン（７）を含んで
いる。１６本のデータ及びアドレスラインと、７本の制
御ラインは、ＣＰＵモジュール間で、例えば、モジュー
ル制御接続部１３０及び１３２（又は１３０′及び１３
２’）から或いはメモリモジュール６０ （６０’ ）
から交換されるべき情報を含んでいる。
７本の割込みラインは、４つの異なった１１０割込みレ
ベルを表わす４本のラインと、両ゾーンに対するコンソ
ール「ホルト」要求を同期させる１本のラインと１両ゾ
ーンに対するマシンチェックを同期させる１本のライン
と、ＣＰＵ／メモリ欠陥の発生を他のゾーンに指示する
１本のラインとを備えているのが好ましい。
ベルを表わす４本のラインと、両ゾーンに対するコンソ
ール「ホルト」要求を同期させる１本のラインと１両ゾ
ーンに対するマシンチェックを同期させる１本のライン
と、ＣＰＵ／メモリ欠陥の発生を他のゾーンに指示する
１本のラインとを備えているのが好ましい。
耐欠陥コンピュータシステム１０は、はとんどの過渡欠
陥が生じても二重レールシステムとして連続的に動作す
るように設計されている。Ｉ１０サブシステム（モジュ
ール１００．１１０，１２０．１００’ 、１１０’及
び１２０’）も、過渡欠陥を受けることがあるが、動作
を続けることができる。好ましい実施例においては、フ
ァイアウオール比較回路１８４０によってエラーが検出
されると、ＣＰＵで指示された動作に対しライン２５を
介して同期マシンチェックを行うことが要求される。Ｃ
ＰＵ３０及び３０′のソフトウェアは、欠陥の生じた動
作を再１−ライする。ＤＭＡによって指示された動作の
場合には、同じエラー検出によってライン２５を経て同
期割込みが生じ、ＣＰＵ４０．５０．４０′及び５０′
のソフトウェアがＤＭＡ動作を再スタートさせる。
陥が生じても二重レールシステムとして連続的に動作す
るように設計されている。Ｉ１０サブシステム（モジュ
ール１００．１１０，１２０．１００’ 、１１０’及
び１２０’）も、過渡欠陥を受けることがあるが、動作
を続けることができる。好ましい実施例においては、フ
ァイアウオール比較回路１８４０によってエラーが検出
されると、ＣＰＵで指示された動作に対しライン２５を
介して同期マシンチェックを行うことが要求される。Ｃ
ＰＵ３０及び３０′のソフトウェアは、欠陥の生じた動
作を再１−ライする。ＤＭＡによって指示された動作の
場合には、同じエラー検出によってライン２５を経て同
期割込みが生じ、ＣＰＵ４０．５０．４０′及び５０′
のソフトウェアがＤＭＡ動作を再スタートさせる。
幾つかの過渡エラーは直ちに修復されない。
例えば、ＣＰＵモジュール３０のエラー信号７６２によ
って指示される制御エラーは、メモリモジュール６０に
未知のデータを生じさせる。この状態においては、ＣＰ
Ｕモジュール３０は、もはやフェイルセーフシステムの
一部分として確実に機能できないので、除去される。従
って、メモリアレイ６０は、ＣＰＵ３０がシステムに再
び加わる前にメモリ再同期動作を受けねばならない。Ｃ
ＰＵ／メモリ欠陥ラインは、ＣＰＵ３０に欠陥が生じた
ことをＣＰＵ３０’ に指示する。
って指示される制御エラーは、メモリモジュール６０に
未知のデータを生じさせる。この状態においては、ＣＰ
Ｕモジュール３０は、もはやフェイルセーフシステムの
一部分として確実に機能できないので、除去される。従
って、メモリアレイ６０は、ＣＰＵ３０がシステムに再
び加わる前にメモリ再同期動作を受けねばならない。Ｃ
ＰＵ／メモリ欠陥ラインは、ＣＰＵ３０に欠陥が生じた
ことをＣＰＵ３０’ に指示する。
サイクルの状態、バイトマスク、方向及びレディ状態の
組み合わせを表わしている７本の制御ラインは、ＣＰＵ
−Ｔ−ジュール（３ｏ及び３０′）とＩ１０モジュール
との間にハンドシェイクを与える。サイクルの状態は、
実行されているバス動作の形式、即ち、ＣＰＵによるＩ
ｌｏの読み取り、ＤＭＡ転送、ＤＭＡ設定又は割込みベ
クトル要求を指示する。「バイトマスク」は、ローカル
ＲＡＭ１０６０において３２ビツトワードのデータの１
バイト（８ビツト）を修正できるように、１６本のデー
タラインのどれが有効なデータを含んでいるかを指示す
る。「方向」は、ＤＭＡ動作に対しトランシーバ経路の
選択を固定する。ＤＭＡ転送は所定のソースと行き先と
の間で生じるので、データ経路を選択するのに関連した
時間オーバーヘッドを、データ転送のごとに支払う必要
はない。
組み合わせを表わしている７本の制御ラインは、ＣＰＵ
−Ｔ−ジュール（３ｏ及び３０′）とＩ１０モジュール
との間にハンドシェイクを与える。サイクルの状態は、
実行されているバス動作の形式、即ち、ＣＰＵによるＩ
ｌｏの読み取り、ＤＭＡ転送、ＤＭＡ設定又は割込みベ
クトル要求を指示する。「バイトマスク」は、ローカル
ＲＡＭ１０６０において３２ビツトワードのデータの１
バイト（８ビツト）を修正できるように、１６本のデー
タラインのどれが有効なデータを含んでいるかを指示す
る。「方向」は、ＤＭＡ動作に対しトランシーバ経路の
選択を固定する。ＤＭＡ転送は所定のソースと行き先と
の間で生じるので、データ経路を選択するのに関連した
時間オーバーヘッドを、データ転送のごとに支払う必要
はない。
「レディ」メツセージは、要求された動作の完了を指示
するためにＣＰＵとＩ１０モジュールとの間に送られる
。
するためにＣＰＵとＩ１０モジュールとの間に送られる
。
任意の時間にいずれかの処理システム２０又は２０′を
作動してＩ１１御ラインの状態を読み取ることができる
。作動したり停止したりすることは処理システム２０と
２０’ との間で同期して行われる。
作動してＩ１１御ラインの状態を読み取ることができる
。作動したり停止したりすることは処理システム２０と
２０’ との間で同期して行われる。
直列クロスリンクは、状態読み取り、ループバック、デ
ータ転送、状態の転送割込みに対し。
ータ転送、状態の転送割込みに対し。
直列データ転送を行うために２組の２本のラインを備え
ている。
ている。
交換されるクロック信号は１位相固定クロック信号ＣＬ
ＫＣＨ及びＣＬＫＣ’ Ｈ（遅延）である。
ＫＣＨ及びＣＬＫＣ’ Ｈ（遅延）である。
第２０Ａ図ないし第２０Ｄ図は、ＣＰＵモジュ−）Ｌｉ
３０及び３０’ とＩ １０モジユール１００及び１０
０’の要素（これらを介して種々の作動中にデータが通
過する）のブロック図である。これら要素の各々につい
ては既に述べた。
３０及び３０’ とＩ １０モジユール１００及び１０
０’の要素（これらを介して種々の作動中にデータが通
過する）のブロック図である。これら要素の各々につい
ては既に述べた。
一般に、動作中のデータ経路は対象的である。
例えば、ＣＰＵのＩ１０読み取りは、互いにミラー像関
係にある経路を経てＩ１０モジュール１００及びＩ１０
モジュール１００′に対して行われる。このような場合
に、図面は全てのデータ経路を示しているが、その１つ
のみについて詳細に説明する。
係にある経路を経てＩ１０モジュール１００及びＩ１０
モジュール１００′に対して行われる。このような場合
に、図面は全てのデータ経路を示しているが、その１つ
のみについて詳細に説明する。
第２０Ａ図は、ＣＰＵの■／○読み取り動作用のデータ
通路を示している。例えば、ディスク１０７５ （１０
７５’ ）又はネットワークからのデータは、共有メモ
リ制御器１０５０（１０５０’）を通して転送するため
にローカルＲＡＭ１０６０（１０６０’ ）に記憶され
るものとする。１つの経路については、データがモジュ
ール相互接続部１３０のファイアウオール１０００を経
てクロスリンク９０へ送られる。このときには、データ
がメモリ制御器７０及びクロスリンク９０’まで転送さ
れる。第１２図に示すように、クロスリンク９０は、フ
ァイアウオール１０００からメモリ制御器７０へのデー
タを遅延し、クロスリンク９０′へのデータが［捕獲」
に充分な時間を有し且つ処理システム２ｏ及び２０’
が同期状態に保たれるようにする。次いで、データは、
クロスリンク９０からメモリ制御器７０を通りそして内
部パス４６を経てＣＰＵ４０へ送られる。同様に、クロ
スリンク９０′へのデータもＣＰＵ４０’へ送られる。
通路を示している。例えば、ディスク１０７５ （１０
７５’ ）又はネットワークからのデータは、共有メモ
リ制御器１０５０（１０５０’）を通して転送するため
にローカルＲＡＭ１０６０（１０６０’ ）に記憶され
るものとする。１つの経路については、データがモジュ
ール相互接続部１３０のファイアウオール１０００を経
てクロスリンク９０へ送られる。このときには、データ
がメモリ制御器７０及びクロスリンク９０’まで転送さ
れる。第１２図に示すように、クロスリンク９０は、フ
ァイアウオール１０００からメモリ制御器７０へのデー
タを遅延し、クロスリンク９０′へのデータが［捕獲」
に充分な時間を有し且つ処理システム２ｏ及び２０’
が同期状態に保たれるようにする。次いで、データは、
クロスリンク９０からメモリ制御器７０を通りそして内
部パス４６を経てＣＰＵ４０へ送られる。同様に、クロ
スリンク９０′へのデータもＣＰＵ４０’へ送られる。
データをＣＰＵ５０及び５０′へ読み込むために同様の
経路がとられる。共有メモリ制御器１０５０からのデー
タは、ファイアウオール１０１０を経てクロスリンク９
５へ送られる。このときには、データがクロスリンク９
５′へ送られると共に、クロスリンク９５内の遅延ユニ
ットに通される。
経路がとられる。共有メモリ制御器１０５０からのデー
タは、ファイアウオール１０１０を経てクロスリンク９
５へ送られる。このときには、データがクロスリンク９
５′へ送られると共に、クロスリンク９５内の遅延ユニ
ットに通される。
Ｉ１０装置からデータを読み取るときには。
１つの読み取り動作しか必要とされない。「ミラーＪＣ
ＰＵのＩ１０読み取り動作は、処理システム２０′のＩ
１０装置から共有メモリ制御器１０５０′を経て受け取
ったデータ及びＩ１０装置１００′のローカルＲＡＭか
ら受け取ったデータに対して行われる。
ＰＵのＩ１０読み取り動作は、処理システム２０′のＩ
１０装置から共有メモリ制御器１０５０′を経て受け取
ったデータ及びＩ１０装置１００′のローカルＲＡＭか
ら受け取ったデータに対して行われる。
Ｉ１０モジュール１００．１１０及び１２０は、各々、
Ｉ１０モジュール１００’ 、１１０’及び１２０′と
同様であってそれに対応しているが、対応するＩ１０モ
ジュールは互いにロックステップ同期状態にない。ＣＰ
ＵのＩ１０読み取りに対してメモリ制御器１０５０’及
びローカルＲＡＭ１０６０’ を使用して、データは先
ずクロスリンク９０′及び９５′へ送られる。他のデー
タ経路は、メモリ制御器１０５０からの経路と同等であ
る。データは、クロスリンク９０’及び９５’からメモ
リ制御器７０′及び７５″を経て最終的にＣＰＵ４０’
及び５０’へ各々送られる。同時に、データは、各々、
クロスリンク９０及び９５へ送られ、次いで、遅延要素
を通ることなく、各々、ＣＰＵ４０及び５０まで送られ
続ける。
Ｉ１０モジュール１００’ 、１１０’及び１２０′と
同様であってそれに対応しているが、対応するＩ１０モ
ジュールは互いにロックステップ同期状態にない。ＣＰ
ＵのＩ１０読み取りに対してメモリ制御器１０５０’及
びローカルＲＡＭ１０６０’ を使用して、データは先
ずクロスリンク９０′及び９５′へ送られる。他のデー
タ経路は、メモリ制御器１０５０からの経路と同等であ
る。データは、クロスリンク９０’及び９５’からメモ
リ制御器７０′及び７５″を経て最終的にＣＰＵ４０’
及び５０’へ各々送られる。同時に、データは、各々、
クロスリンク９０及び９５へ送られ、次いで、遅延要素
を通ることなく、各々、ＣＰＵ４０及び５０まで送られ
続ける。
第２０Ｂ図は、ＣＰＵのＩ１０書き込み動作を示してい
る。データは、２つの別々のＣＰＵ５０′き込み動作に
おイテ、ＣＰＵ４０．５０゜４０’及び５０’ を経て
共有メモリ制御器１０５０及び１０５０’ とローカル
ＲＡＭ１０６０及び１０６０’ とに転送される。ＣＰ
Ｕ４０によって転送されるデータは、ＣＰＵのＩ１０読
み取り中のデータとは逆方向に同じ経路に沿って送られ
る。
る。データは、２つの別々のＣＰＵ５０′き込み動作に
おイテ、ＣＰＵ４０．５０゜４０’及び５０’ を経て
共有メモリ制御器１０５０及び１０５０’ とローカル
ＲＡＭ１０６０及び１０６０’ とに転送される。ＣＰ
Ｕ４０によって転送されるデータは、ＣＰＵのＩ１０読
み取り中のデータとは逆方向に同じ経路に沿って送られ
る。
特に、このようなデータは、メモリバス４６．メモリ制
御器７０．遅延ユニット９８５（同期をとれるようにす
るための）、ファイアウオール１０００及びメモリ制御
器１０５０を経て送られる。
御器７０．遅延ユニット９８５（同期をとれるようにす
るための）、ファイアウオール１０００及びメモリ制御
器１０５０を経て送られる。
ＣＰＵ５０′からのデータも、Ｃ：ＰＵ Ｉ１０読み
取りの経路を逆方向にたどる。特に、このようなデータ
は、内部バス５６′、メモリ制御器７５′。
取りの経路を逆方向にたどる。特に、このようなデータ
は、内部バス５６′、メモリ制御器７５′。
クロスリンク９５′、クロスリンク９５、ファイアウオ
ール１０１０及び共有メモリ制御器１０５０を経て送ら
れる。上記したように、ファイアラオー／Ｌ／ １００
０及び１０１０は、Ｉ １０書き込ミ動作中にデータを
チェックし、出力の前にエラーをチェックする。
ール１０１０及び共有メモリ制御器１０５０を経て送ら
れる。上記したように、ファイアラオー／Ｌ／ １００
０及び１０１０は、Ｉ １０書き込ミ動作中にデータを
チェックし、出力の前にエラーをチェックする。
ＣＰＵ５０及び４０′からのデータは、処理システム２
０′のｒ１０装置への次のＣＰＵ Ｉ１０書き込みの
際に、対象的な経路を経て共有メモリ制御器１０５０’
へ送信される。ＣＰＵ５０及び４０′からのデータは、
ゾーン間チェックのためにファイアウオール１０００及
び１０１０によって比較される。各ゾーンに対するレー
ル間チェックは、メモリ制御器７０．７５．７０′及び
７５′において既に実行されている。
０′のｒ１０装置への次のＣＰＵ Ｉ１０書き込みの
際に、対象的な経路を経て共有メモリ制御器１０５０’
へ送信される。ＣＰＵ５０及び４０′からのデータは、
ゾーン間チェックのためにファイアウオール１０００及
び１０１０によって比較される。各ゾーンに対するレー
ル間チェックは、メモリ制御器７０．７５．７０′及び
７５′において既に実行されている。
第２１Ｃ図は、ＤＭＡ読み取り動作のためのデータ経路
を示している。メモリアレイ６００からのデータは、メ
モリ制御器７０及び７５とクロスリンク９０及び９５と
に同時に送り込まれる。
を示している。メモリアレイ６００からのデータは、メ
モリ制御器７０及び７５とクロスリンク９０及び９５と
に同時に送り込まれる。
クロスリンク９５は、そのデータを、ファイアウオール
１０００及び共有メモリ制御器１０５ｏへ送信するまで
遅延する。
１０００及び共有メモリ制御器１０５ｏへ送信するまで
遅延する。
メモリアレイ６００’ からのデータは、メモリ制御器
７０′及び７５′に同時に通され、次いで、クロスリン
ク９０′及び９５′に通される。
７０′及び７５′に同時に通され、次いで、クロスリン
ク９０′及び９５′に通される。
クロスリンク９５′からのデータは、クロスリンク９５
及びファイアウオール１０１０を通って共有メモリ制御
器１０５０へ送られる。
及びファイアウオール１０１０を通って共有メモリ制御
器１０５０へ送られる。
ＣＰＵのＩ １０１ｉき込み動作と同様に、このデータ
経路と、ファイアウオール１ｏｏｏ’及び１０１０’
を通る対象的な経路は、ゾーン間エラーチェックを与え
る。レール間エラーチェックは。
経路と、ファイアウオール１ｏｏｏ’及び１０１０’
を通る対象的な経路は、ゾーン間エラーチェックを与え
る。レール間エラーチェックは。
メモリモジュール７０．７５．７０’及び７５′におい
て行われる。
て行われる。
ＤＭＡ書き込み動作のためのデータ経路が第２１０図に
示されており、これはＣＰＵのＩ１０読み取りの場合と
同様である。特に、共有メモリ制御器１０５０’ から
のデータは、ファイアウオール１０００’、クロスリン
ク９０′ （遅延を伴う）及びメモリ制御器７０′を経
てメモリアレイ６００′へ送られる。同時に、このデー
タは、ファイアウオール１０１０’、クロスリンク９５
′（遅延を伴う）及びメモリ制御器７５′に通され。
示されており、これはＣＰＵのＩ１０読み取りの場合と
同様である。特に、共有メモリ制御器１０５０’ から
のデータは、ファイアウオール１０００’、クロスリン
ク９０′ （遅延を伴う）及びメモリ制御器７０′を経
てメモリアレイ６００′へ送られる。同時に、このデー
タは、ファイアウオール１０１０’、クロスリンク９５
′（遅延を伴う）及びメモリ制御器７５′に通され。
このときには、レール間エラーチャック中にメモリ制御
器７０′からのデータと比較される。或いは又、ＣＰＵ
のＩ１０読み取りの場合と同様に。
器７０′からのデータと比較される。或いは又、ＣＰＵ
のＩ１０読み取りの場合と同様に。
ＤＭＡ書き込み動作のデータは、同等の動作中に共有メ
モリ制御器１０５０まで送られてもよい。
モリ制御器１０５０まで送られてもよい。
又、クロスリンク９０′からのデータは、クロスリンク
９０及びメモリ制御器７０を経てメモリアレイ６００へ
通される。クロスリンク９５′からのデータは、クロス
リンク９５′及びメモリ制御器７５′に通され、このと
きには、同時のレール間チェック中にメモリ制御器７０
′からのデータと比較される。
９０及びメモリ制御器７０を経てメモリアレイ６００へ
通される。クロスリンク９５′からのデータは、クロス
リンク９５′及びメモリ制御器７５′に通され、このと
きには、同時のレール間チェック中にメモリ制御器７０
′からのデータと比較される。
メモリ再同期動作のためのデータ経路が第２０Ｅ図に示
されている。メモリ再同期動作については第２３図に関
連して以下で詳細に述べる。メモリ再同期中のデータ経
路を理解するために、メモリ再同期の一部分であるバル
クメモリコピー機能動作が第２１図に示されている。
されている。メモリ再同期動作については第２３図に関
連して以下で詳細に述べる。メモリ再同期中のデータ経
路を理解するために、メモリ再同期の一部分であるバル
クメモリコピー機能動作が第２１図に示されている。
第２１図に示すように、バルクメモリコピー動作の第１
の段階は、クロスリンクをメモリ再同期マスター／スレ
ーブモードにセットして第２０Ｅ図に示すデータ経路を
形成できるようにすることである（ステップ２１００）
。Ｊ１３Ｉ図ないし第１３Ｌ図は、クロスリンクがスレ
ーブモードにあるときに通信が本質的に一方向であるこ
とを示している。従って、クロスリンクがスレーブモー
ドにある処理システムのメモリにデータを書き込むこと
ができるが、このメモリから情報を読み取ることはでき
ない。更に、第１３Ｅ図ないし第１３１（図は、第１３
Ｉ図ないし第１３Ｌ図と共に、クロスリンクがマスター
モードにある処理システムがそのメモリモジュールに書
き込みを行うたびに、クロスリンクがスレーブモードに
ある処理システムもその同じデータを書き込む。従って
、クロスリンクがスレーブモードにある処理システムは
、クロスリンクがマスターモードにある処理システムと
共に、そのときまでの情報を記憶するメモリモジュール
を有している。
の段階は、クロスリンクをメモリ再同期マスター／スレ
ーブモードにセットして第２０Ｅ図に示すデータ経路を
形成できるようにすることである（ステップ２１００）
。Ｊ１３Ｉ図ないし第１３Ｌ図は、クロスリンクがスレ
ーブモードにあるときに通信が本質的に一方向であるこ
とを示している。従って、クロスリンクがスレーブモー
ドにある処理システムのメモリにデータを書き込むこと
ができるが、このメモリから情報を読み取ることはでき
ない。更に、第１３Ｅ図ないし第１３１（図は、第１３
Ｉ図ないし第１３Ｌ図と共に、クロスリンクがマスター
モードにある処理システムがそのメモリモジュールに書
き込みを行うたびに、クロスリンクがスレーブモードに
ある処理システムもその同じデータを書き込む。従って
、クロスリンクがスレーブモードにある処理システムは
、クロスリンクがマスターモードにある処理システムと
共に、そのときまでの情報を記憶するメモリモジュール
を有している。
次いで、第２１図のバルクメモリ転送フローチャートに
示されたように、マスター処理システムは、そのメモリ
モジュールを検査し、そのモジュールの全てのメモリペ
ージを見つける（ステップ２１１０）。これら全てのペ
ージが既知になると、マスター処理システムのＤＡＭエ
ンジンの待ち行列に入れられる（ステップ２１２０）。
示されたように、マスター処理システムは、そのメモリ
モジュールを検査し、そのモジュールの全てのメモリペ
ージを見つける（ステップ２１１０）。これら全てのペ
ージが既知になると、マスター処理システムのＤＡＭエ
ンジンの待ち行列に入れられる（ステップ２１２０）。
好ましくは、マスター処理システムのＤ Ｍ Ａエンジ
ンは、ＤＭＡ要求の待ち行列を含み、各要求は、転送の
形式の指示、スタートアドレス、転送されるべき要素の
数及び行き先の指示を含むのが好ましい。スレーブ処理
システムへの全てのＤ Ｍ Ａ転送の行き先は、スレー
ブ処理システムのメモリモジュールである。
ンは、ＤＭＡ要求の待ち行列を含み、各要求は、転送の
形式の指示、スタートアドレス、転送されるべき要素の
数及び行き先の指示を含むのが好ましい。スレーブ処理
システムへの全てのＤ Ｍ Ａ転送の行き先は、スレー
ブ処理システムのメモリモジュールである。
次いで、メモリ再同期動作により、スレーブ処理システ
ムのＤ Ｍ Ａエンジンへコマンドを送信しくステップ
２１３０）そして次のページのＤＭＡ転送を開始して完
了する（ステップ２１４０）という対話プロセスが開始
される。スレーブのＤＭＡエンジンへのコマンドは、Ｄ
ＭＡ転送のサイズ及びスタートアドレスを指示し、スレ
ーブ処理システムのメモリモジュールがマスターモジュ
ールと同一に構成されるよう確保する。これらのステッ
プは、全てのマスターメモリの転送が完了する（ステッ
プ２１５０）まで繰り返される。
ムのＤ Ｍ Ａエンジンへコマンドを送信しくステップ
２１３０）そして次のページのＤＭＡ転送を開始して完
了する（ステップ２１４０）という対話プロセスが開始
される。スレーブのＤＭＡエンジンへのコマンドは、Ｄ
ＭＡ転送のサイズ及びスタートアドレスを指示し、スレ
ーブ処理システムのメモリモジュールがマスターモジュ
ールと同一に構成されるよう確保する。これらのステッ
プは、全てのマスターメモリの転送が完了する（ステッ
プ２１５０）まで繰り返される。
全てのマスターメモリの転送が完了すると（ステップ２
１５０）、マスタープロセッサはそのＣＰＵレジスタの
全ての内容を後で再ブートストラップ動作に使用するた
めにメモリに記憶する（ステップ２１６０）。ＣＰＵレ
ジスタの内容がマスターメモリに記憶されることにより
、それらがスレーブメモリにも記憶される。次いで、バ
ルクメモリ転送動作が開始されて、再同期プロセスを開
始することができるようにされる。
１５０）、マスタープロセッサはそのＣＰＵレジスタの
全ての内容を後で再ブートストラップ動作に使用するた
めにメモリに記憶する（ステップ２１６０）。ＣＰＵレ
ジスタの内容がマスターメモリに記憶されることにより
、それらがスレーブメモリにも記憶される。次いで、バ
ルクメモリ転送動作が開始されて、再同期プロセスを開
始することができるようにされる。
メモリ再同期動作においては、第２０Ｅ図のメモリアレ
イ６００′、即ち「マスター」からのデータがメモリ制
御器７０′及び７５′、クロスリンク９０′及び９５′
、クロスリンク９ｏ及び９５、並びにメモリ制御器７０
及び７５を同時に通過し、このときに、レール間エラー
チェックのためにデータが比較される。メモリ制御器７
０からのデータは、メモリアレイ６００に入れられる。
イ６００′、即ち「マスター」からのデータがメモリ制
御器７０′及び７５′、クロスリンク９０′及び９５′
、クロスリンク９ｏ及び９５、並びにメモリ制御器７０
及び７５を同時に通過し、このときに、レール間エラー
チェックのためにデータが比較される。メモリ制御器７
０からのデータは、メモリアレイ６００に入れられる。
メモリ再同期動作を除けば、前記したデータ経路は、全
て、ゾーン１１及び１１′がロックステップ同期状態に
あるときに生じる。然し乍ら、耐欠陥コンピュータシス
テム１０は、プロセッサ２０及び２０′がロックステッ
プ同期状態にないときの動作も受け入れねばならない。
て、ゾーン１１及び１１′がロックステップ同期状態に
あるときに生じる。然し乍ら、耐欠陥コンピュータシス
テム１０は、プロセッサ２０及び２０′がロックステッ
プ同期状態にないときの動作も受け入れねばならない。
これら状態の１つは、初期化時の「コールド」ブートス
トラップ動作中に生じる。別の状態は、以下に述べるメ
モリ再同期動作中に生じる。
トラップ動作中に生じる。別の状態は、以下に述べるメ
モリ再同期動作中に生じる。
第２２Ａ図ないし第２２Ｈ図は、ＣＰＵモジュール３０
及び３０’ をロックステップ同期状態にもっていくブ
ートストラップシーケンスを示すフローチャートである
。
及び３０’ をロックステップ同期状態にもっていくブ
ートストラップシーケンスを示すフローチャートである
。
一般に、ステップ２２２８のようなエラー状態において
は、他のゾーンに成る刺激に対する不適当な応答が与え
られる。他のゾーンからの適当な応答を受け取り損なっ
たことに対する応答は。
は、他のゾーンに成る刺激に対する不適当な応答が与え
られる。他のゾーンからの適当な応答を受け取り損なっ
たことに対する応答は。
そのゾーンによって生じたエラーを記録することである
。この情報は、現場のサービス要員によってエラーを分
析するのに使用することができる。
。この情報は、現場のサービス要員によってエラーを分
析するのに使用することができる。
更に、他のゾーンからの適当な応答を受け取り損なった
ことに対する応答は、そのゾーンによって生じたエラー
を記録することである。第２２Ａ図ないし第２２Ｈ図に
おいては、ゾーンが一般にゾーンＡ及びＢと称される。
ことに対する応答は、そのゾーンによって生じたエラー
を記録することである。第２２Ａ図ないし第２２Ｈ図に
おいては、ゾーンが一般にゾーンＡ及びＢと称される。
どうのは、上記した動作が各々のゾーンに適用されるか
らである。
らである。
コールドブートストラップ動作に入ると（ステップ２２
００）、クロスリンク通路がオフに切り換えられ、プロ
セッサが通常の動作に対してセットされる（ステップ２
２０２）。通常の動作とは、ＣＰ Ｕがそれらの各々の
メモリ制御器を直接的に制御する状態を指す。次いで、
ＣＰＵは、ＣＰＵに配置されたＥＥＰＲＯＭからそれ自
身のブー１〜ストラツプトークンを読み取る（ステップ
２２０４）と共に、他のゾーンのＣＰＵからブートスト
ラップトークンを読み取る（ステップ２２０６）。両方
のプロセッサは、次いで、ゾーンＡからの応答を待機し
くステップ２２０８）、ブートストラップ動作の目的で
ゾーンＡが［ブートマスター」となるかどうかを判断す
る。もしそうであれば、両方のシステムは、ゾーンＢが
ブートストラップ動作のためのブートマスタとなると考
えているかどうか判断する（ステップ２２１２）。もし
そうであれば、ゾーンＢは非ブート状態にセットされ、
ブートマスターとならない（ステップ２２１４）。
００）、クロスリンク通路がオフに切り換えられ、プロ
セッサが通常の動作に対してセットされる（ステップ２
２０２）。通常の動作とは、ＣＰ Ｕがそれらの各々の
メモリ制御器を直接的に制御する状態を指す。次いで、
ＣＰＵは、ＣＰＵに配置されたＥＥＰＲＯＭからそれ自
身のブー１〜ストラツプトークンを読み取る（ステップ
２２０４）と共に、他のゾーンのＣＰＵからブートスト
ラップトークンを読み取る（ステップ２２０６）。両方
のプロセッサは、次いで、ゾーンＡからの応答を待機し
くステップ２２０８）、ブートストラップ動作の目的で
ゾーンＡが［ブートマスター」となるかどうかを判断す
る。もしそうであれば、両方のシステムは、ゾーンＢが
ブートストラップ動作のためのブートマスタとなると考
えているかどうか判断する（ステップ２２１２）。もし
そうであれば、ゾーンＢは非ブート状態にセットされ、
ブートマスターとならない（ステップ２２１４）。
ステップ２２１０の判断の結果としてゾーンＡがブート
マスターとならない場合には１両ゾーンがゾーンＢがブ
ートマスターであるかどうか判断する（ステップ２２１
６）。ゾーンＢがブートマスターでない場合には、ゾー
ンＡがブートマスターとしてセットされる（ステップ２
２１８）。
マスターとならない場合には１両ゾーンがゾーンＢがブ
ートマスターであるかどうか判断する（ステップ２２１
６）。ゾーンＢがブートマスターでない場合には、ゾー
ンＡがブートマスターとしてセットされる（ステップ２
２１８）。
ステップ２２１０−２２１８が行われてブートマスター
が決定された後に、各ゾーンはブートマスターであるか
どうかそれ自身に尋ねる（ステップ２２２０）。ブート
マスターとなったゾーンは、第２２Ｂ図のステップ２２
２２へ進む。他のゾーンは、第２２Ｆ図のステップ２２
８４へ進む。
が決定された後に、各ゾーンはブートマスターであるか
どうかそれ自身に尋ねる（ステップ２２２０）。ブート
マスターとなったゾーンは、第２２Ｂ図のステップ２２
２２へ進む。他のゾーンは、第２２Ｆ図のステップ２２
８４へ進む。
第２２Ａ図ないし第２２Ｈ図のフローチャートの説明上
、ゾーンＡがブートマスターであるとする。
、ゾーンＡがブートマスターであるとする。
ゾーンＡは、先ず、そのオペレーティングシステムをブ
ートする。ブートプロセスの一部分には、システム１０
に存在する全てのＩ１０装置を制御するのに必要なテー
ブル記述及びルーチンをロードすることが含まれる。然
し乍ら、ゾーンＡのこれらＩ１０装置のみが初期化され
、アプリケーションプログラムに利用できるようにされ
る。
ートする。ブートプロセスの一部分には、システム１０
に存在する全てのＩ１０装置を制御するのに必要なテー
ブル記述及びルーチンをロードすることが含まれる。然
し乍ら、ゾーンＡのこれらＩ１０装置のみが初期化され
、アプリケーションプログラムに利用できるようにされ
る。
ブートマスターは、ブートシンプレックス手順に入り（
ステップ２２２２）、これは、ゾーンＡがゾーンＢから
のメツセージの受信を待機する（ステップ２２２４）状
態で開始する。ゾーンＢからメツセージを受信すると、
ゾーンＡは、ゾーンＢがゾーンＡと接続する要求をなし
たかどうかの判断をする（ステップ２２２６）。もしそ
うでなければ、プロセスはエラー状態２２２８へ入り、
ブートストラップ手順が完了され、ゾーンは非同期状態
に保たれる。ゾーンＢが接続の要求をなした場合には、
ゾーンＡがゾーンＢにｒイエス」の応答を出しくステッ
プ２２３０）そしてゾーンＡが再びゾーンＢの応答を待
機する（ステップ２２３２）、ゾーンＢがＩｌｏを供給
しない場合には（即ち、ゾーンＢがそのＩ１０装置の制
御を保持する場合には）、別のエラー状態に入り（ステ
ップ２２３６）、ブートストラップ手順が終了される。
ステップ２２２２）、これは、ゾーンＡがゾーンＢから
のメツセージの受信を待機する（ステップ２２２４）状
態で開始する。ゾーンＢからメツセージを受信すると、
ゾーンＡは、ゾーンＢがゾーンＡと接続する要求をなし
たかどうかの判断をする（ステップ２２２６）。もしそ
うでなければ、プロセスはエラー状態２２２８へ入り、
ブートストラップ手順が完了され、ゾーンは非同期状態
に保たれる。ゾーンＢが接続の要求をなした場合には、
ゾーンＡがゾーンＢにｒイエス」の応答を出しくステッ
プ２２３０）そしてゾーンＡが再びゾーンＢの応答を待
機する（ステップ２２３２）、ゾーンＢがＩｌｏを供給
しない場合には（即ち、ゾーンＢがそのＩ１０装置の制
御を保持する場合には）、別のエラー状態に入り（ステ
ップ２２３６）、ブートストラップ手順が終了される。
ゾーンＢがＩｌｏを供給する場合には、ゾーンＡがゾー
ンＢのクロスリンク状態を読み取る（ステップ２２３８
）。ゾーンＢのクロスリンク状態がゾーンＢがクロスリ
ンクスレーブであることを指示しない場合には（ステッ
プ２２４０）、エラー状態に入り（ステップ２２４２）
そしてブートストラップ手順が再び終了される。
ンＢのクロスリンク状態を読み取る（ステップ２２３８
）。ゾーンＢのクロスリンク状態がゾーンＢがクロスリ
ンクスレーブであることを指示しない場合には（ステッ
プ２２４０）、エラー状態に入り（ステップ２２４２）
そしてブートストラップ手順が再び終了される。
ゾーンＢのクロスリンク状態が該ゾーンがクロスリンク
スレーブモードにあることを指示する場合には（ステッ
プ２２４０）、ゾーンＡがそれ自身のクロスリンク状態
を「マスター」にセットする（ステップ２２４４）。ゾ
ーンＢのＩ１０装置が初期化され、アプリケーションプ
ログラムに対して利用できるようにされる。ゾーンＡは
ゾーンＢからの要求を待機する（ステップ２２４６）。
スレーブモードにあることを指示する場合には（ステッ
プ２２４０）、ゾーンＡがそれ自身のクロスリンク状態
を「マスター」にセットする（ステップ２２４４）。ゾ
ーンＢのＩ１０装置が初期化され、アプリケーションプ
ログラムに対して利用できるようにされる。ゾーンＡは
ゾーンＢからの要求を待機する（ステップ２２４６）。
ゾーンＡが再同期要求を受け取らない場合には（ステッ
プ２２４８）、エラー状態に入り（ステップ２２５０）
そしてブートストラップ手順が完了される。
プ２２４８）、エラー状態に入り（ステップ２２５０）
そしてブートストラップ手順が完了される。
ゾーンＡがゾーンＢから再同期要求を受け取る場合には
（ステップ２２４Ｂ）、ゾーンＡがゾーンＢに「イエス
」の応答を与え（ステップ２２５２）そしてゾーンＢか
らの応答を待機する（ステップ２２５４）。ゾーンＡは
、ゾーンＢが再同期の準備ができるまで待機する（ステ
ップ２２５６）。
（ステップ２２４Ｂ）、ゾーンＡがゾーンＢに「イエス
」の応答を与え（ステップ２２５２）そしてゾーンＢか
らの応答を待機する（ステップ２２５４）。ゾーンＡは
、ゾーンＢが再同期の準備ができるまで待機する（ステ
ップ２２５６）。
ゾーンＢが再同期メモリに対して構成されている場合に
は、そのクロスリンク状態が［クロスリンクオンスレー
プ」及びｒ再同期スレーブ」となる。再同期スレーブモ
ードは、ゾーンＢのＣＰＵをそれらのメモリ制御器から
外すようにロックする。ここで、ゾーンＢのメモリ制御
器は、それに関連したクロスリンクから全ての指示を受
け取る。これは、ゾーンＢのメモリをゾーンＡで制御す
るようにする。ゾーンＢが再同期の準備ができた場合に
は、ゾーンＡがゾーンＢのクロスリンクの状態を再び読
み取り（ステップ２２５８）そしてゾーンＢの状態が該
ゾーンが再同期スレーブモードにあることを指示するか
どうか判断する（ステップ２２６０）。もしそうでなけ
れば、別のエラー状態に入り（ステップ２２６２）そし
てブートストラップ手順が終了される。
は、そのクロスリンク状態が［クロスリンクオンスレー
プ」及びｒ再同期スレーブ」となる。再同期スレーブモ
ードは、ゾーンＢのＣＰＵをそれらのメモリ制御器から
外すようにロックする。ここで、ゾーンＢのメモリ制御
器は、それに関連したクロスリンクから全ての指示を受
け取る。これは、ゾーンＢのメモリをゾーンＡで制御す
るようにする。ゾーンＢが再同期の準備ができた場合に
は、ゾーンＡがゾーンＢのクロスリンクの状態を再び読
み取り（ステップ２２５８）そしてゾーンＢの状態が該
ゾーンが再同期スレーブモードにあることを指示するか
どうか判断する（ステップ２２６０）。もしそうでなけ
れば、別のエラー状態に入り（ステップ２２６２）そし
てブートストラップ手順が終了される。
ゾーンＢのクロスリンク状態が該ゾーンが再同期スレー
ブモードにあることを指示する場合には（ステップ２２
６０）、ゾーンＡがそれ自身の状態を再同期マスターモ
ードにセットしくステップ２２６４）そしてメモリ転送
の待ち行列を形成する（ステップ２２６６）。これは、
第２１図について述べるバルクメモリ転送である。
ブモードにあることを指示する場合には（ステップ２２
６０）、ゾーンＡがそれ自身の状態を再同期マスターモ
ードにセットしくステップ２２６４）そしてメモリ転送
の待ち行列を形成する（ステップ２２６６）。これは、
第２１図について述べるバルクメモリ転送である。
次いで、ゾーンＡは、ＤＭＡがメモリ再同期に対して完
了するまで待機しくステップ２２６８）。
了するまで待機しくステップ２２６８）。
そのシステム状態をメモリから読み取り（ステップ２２
７０）そして再同期の後にゾーンがスタートするメモリ
位置である再スタートベクトルをセーブする（ステップ
２２７２）。システム状態は、全て、ソフトウェア及び
ハードウェアの実行を制御するＣＰＵモジュールのレジ
スタ常駐情報である。この情報は、ＣＰＵの汎用レジス
タ、アドレス変換テーブル、プロセス状態ワード、スタ
ックポインタ、プログラムカウンタ、割込み状態、構成
レジスタ及びインターバルタイマを含むが、これに限定
されるものではない、これらの値は、メモリアレイ６０
にセーブされる。メモリ再同期がまだ有効であるから、
値はメモリアレイ６０′にもセーブされる。セーブされ
た値のメモリアドレスは、クロスリンクのセーブ状態レ
ジスタに書き込まれる。従って、ゾーンＡの全ての処理
は保留され、キャッシュメモリがフラッシュされる。ア
プリケーション処理を再スタートするのに必要な全ての
情報はメモリアレイ６０及び６０′に常駐する。
７０）そして再同期の後にゾーンがスタートするメモリ
位置である再スタートベクトルをセーブする（ステップ
２２７２）。システム状態は、全て、ソフトウェア及び
ハードウェアの実行を制御するＣＰＵモジュールのレジ
スタ常駐情報である。この情報は、ＣＰＵの汎用レジス
タ、アドレス変換テーブル、プロセス状態ワード、スタ
ックポインタ、プログラムカウンタ、割込み状態、構成
レジスタ及びインターバルタイマを含むが、これに限定
されるものではない、これらの値は、メモリアレイ６０
にセーブされる。メモリ再同期がまだ有効であるから、
値はメモリアレイ６０′にもセーブされる。セーブされ
た値のメモリアドレスは、クロスリンクのセーブ状態レ
ジスタに書き込まれる。従って、ゾーンＡの全ての処理
は保留され、キャッシュメモリがフラッシュされる。ア
プリケーション処理を再スタートするのに必要な全ての
情報はメモリアレイ６０及び６０′に常駐する。
次いで、ゾーンＡは、デユープレックス同期要求をセッ
トしくステップ２２７４）そしてゾーンＢのクロスリン
ク状態を読み取る（ステップ２２７６）。ゾーンＢの状
態が該ゾーンがデユープレックス同期モードにないこと
を指示する場合には、エラー状態に入り（ステップ２２
８０）そしてブートストラップ手順が終了する。ゾーン
Ｂがデユープレックス同期モードにある場合には、ゾー
ンＡがデユープレックス同期要求をセットし、第２２
Ｈ図のステップ２３０８で始まる同期動作に入る。
トしくステップ２２７４）そしてゾーンＢのクロスリン
ク状態を読み取る（ステップ２２７６）。ゾーンＢの状
態が該ゾーンがデユープレックス同期モードにないこと
を指示する場合には、エラー状態に入り（ステップ２２
８０）そしてブートストラップ手順が終了する。ゾーン
Ｂがデユープレックス同期モードにある場合には、ゾー
ンＡがデユープレックス同期要求をセットし、第２２
Ｈ図のステップ２３０８で始まる同期動作に入る。
ゾーンＡの動作と同時に、ゾーンＢはブートストラップ
のための別の組のステップを実行する。
のための別の組のステップを実行する。
ブートストラップ技術においてゾーンＢがスレーブであ
ると決定された後に、該ゾーンはゾーンＡと接続する要
求を発しくステップ２２８４）そして応答を待機する（
ステップ２２８６）。ゾーンＡの応答がゾーンＢに接続
できないという応答である場合には、ゾーンＢがコンソ
ール状態に入る。
ると決定された後に、該ゾーンはゾーンＡと接続する要
求を発しくステップ２２８４）そして応答を待機する（
ステップ２２８６）。ゾーンＡの応答がゾーンＢに接続
できないという応答である場合には、ゾーンＢがコンソ
ール状態に入る。
成る状態のもとでは、１つのゾーンのみと動作すること
が所望される。１つのゾーンはブートできるが、他方の
ゾーンは拡張診断を実行する。
が所望される。１つのゾーンはブートできるが、他方の
ゾーンは拡張診断を実行する。
従って、ゾーンＡはゾーンＢをブートしないように命令
され、ゾーンＢが接続の要求を出したときには、許可が
与えられない。次いで、ゾーンＢは、コンソールオペレ
ータからの命令をコンソール状態で待機する。
され、ゾーンＢが接続の要求を出したときには、許可が
与えられない。次いで、ゾーンＢは、コンソールオペレ
ータからの命令をコンソール状態で待機する。
ゾーンＡがゾーンＢの接続要求に対して「イエス」の応
答を出した場合には、ゾーンＢがそのＩｌｏを手放しく
ステップ２２９０）、そのクロスリンク状態を「スレー
ブ」モードにセットしそして再同期動作を要求する（ス
テップ２２９４）。
答を出した場合には、ゾーンＢがそのＩｌｏを手放しく
ステップ２２９０）、そのクロスリンク状態を「スレー
ブ」モードにセットしそして再同期動作を要求する（ス
テップ２２９４）。
次いで、ゾーンＢはゾーンＡからの応答を待機する（ス
テップ２２９６）。
テップ２２９６）。
ゾーンＢの再同期要求に対するゾーンＡの応答が「イエ
ス」でない場合には（ステップ２２９８）、ゾーンＢが
コンソール状態２３００に入り、ブートストラップ動作
が終了される。ゾーンＡがゾーンＢの再同期要求に対し
て「イエス」の応答を出した場合には（ステップ２２９
８）、ゾーンＢが「再同期レディ」メツセージをゾーン
Ａに送り（ステップ２３０２）そしてそのクロスリンク
状態を「スレーブ」モードにセットする（ステップ２３
０４）、次いで、ゾーンＢは、同期動作に入るまでゾー
ンＡからの再同期を待機する。
ス」でない場合には（ステップ２２９８）、ゾーンＢが
コンソール状態２３００に入り、ブートストラップ動作
が終了される。ゾーンＡがゾーンＢの再同期要求に対し
て「イエス」の応答を出した場合には（ステップ２２９
８）、ゾーンＢが「再同期レディ」メツセージをゾーン
Ａに送り（ステップ２３０２）そしてそのクロスリンク
状態を「スレーブ」モードにセットする（ステップ２３
０４）、次いで、ゾーンＢは、同期動作に入るまでゾー
ンＡからの再同期を待機する。
ブートストラップルーチンがまだ終了されないか又はコ
ンソール状態に入らない場合には１両ゾーンがゾーンＡ
のクロスリンク状態を読み取る（ステップ２３０８）と
同時に、ゾーンＢのクロスリンク状態を読み取る（ステ
ップ２３１０）。
ンソール状態に入らない場合には１両ゾーンがゾーンＡ
のクロスリンク状態を読み取る（ステップ２３０８）と
同時に、ゾーンＢのクロスリンク状態を読み取る（ステ
ップ２３１０）。
両方のクロスリンク状態が等しい場合には（ステップ２
３１２）、ブートストラップが完了しそしてブートスト
ラップ手順が終了される。
３１２）、ブートストラップが完了しそしてブートスト
ラップ手順が終了される。
クロスリンクＡ及びクロスリンクＢの状態が等しくない
場合には、クロスリンクがオフにされ（ステップ２３１
４）そして両方のプロセッサがブートマスターとなるか
どうか質問する（ステップ２３１６）。クロスリンク状
態が不一致であることは、２つのゾーンの同期がうまく
とれなかったことを意味する。ブートマスターゾーン（
ゾーンＡ）は、スレーブゾーン（ゾーンＢ）の構成テー
ブルから装置を除去し、そして処理を続行する。
場合には、クロスリンクがオフにされ（ステップ２３１
４）そして両方のプロセッサがブートマスターとなるか
どうか質問する（ステップ２３１６）。クロスリンク状
態が不一致であることは、２つのゾーンの同期がうまく
とれなかったことを意味する。ブートマスターゾーン（
ゾーンＡ）は、スレーブゾーン（ゾーンＢ）の構成テー
ブルから装置を除去し、そして処理を続行する。
ゾーンＢは、コンソール状態において、コンソールオペ
レータが更に別の命令を与えるのを待機する。ブートマ
スターであるゾーンについては、ブートストラップルー
チンが終了される（ステップ２３１６）。他のゾーンに
ついては、コンソール状態に入り（ステップ２３１８）
、次いで、ブートストラップルーチンが終了される。
レータが更に別の命令を与えるのを待機する。ブートマ
スターであるゾーンについては、ブートストラップルー
チンが終了される（ステップ２３１６）。他のゾーンに
ついては、コンソール状態に入り（ステップ２３１８）
、次いで、ブートストラップルーチンが終了される。
３、メモリ再同１ 作
メモリ再同期動作は、コールドブートストラップ手順の
間と、以下に述べるように、ゾーンが同期を失うように
させる過渡エラーが検出された後とに使用される。一方
のゾーンは、好ましくは、他方のゾーンの動作を停止さ
せることなく再同期しなければならない。このような再
同期にとって重要なことは、コンピュータシステム１０
を完全に停止することなくメモリアレイ６００及び６０
０′を互いに等しくセットする技術である。これは、メ
モリ再同期によって行われる。
間と、以下に述べるように、ゾーンが同期を失うように
させる過渡エラーが検出された後とに使用される。一方
のゾーンは、好ましくは、他方のゾーンの動作を停止さ
せることなく再同期しなければならない。このような再
同期にとって重要なことは、コンピュータシステム１０
を完全に停止することなくメモリアレイ６００及び６０
０′を互いに等しくセットする技術である。これは、メ
モリ再同期によって行われる。
メモリ再同期のフローチャートが第２３図に示されてい
る。メモリ再同期のための一連のシーケンスの多くは、
ブートストラップ動作に用いら九たちのと同様である。
る。メモリ再同期のための一連のシーケンスの多くは、
ブートストラップ動作に用いら九たちのと同様である。
これらのシーケンスは、簡単にいえばｒルーチン」と称
され、第２２図のブートストラップ動作のフローチャー
トに示された一連のシーケンスに相関される。
され、第２２図のブートストラップ動作のフローチャー
トに示された一連のシーケンスに相関される。
メモリがコピーされるゾーンは「マスター」であり、マ
スターメモリのコピーを受け取るゾーンは「スレーブ」
と称する。マスターはクロスリンクマスターでもあり、
スレーブはクロスリンクスレーブでもある。メモリ再同
期の初期化時に、マスターのクロスリンクは「クロスリ
ンクオン（マスター）」モードである。マスターが他の
ゾーンから再同期要求を受け取ると（ステップ２３２０
）、マスターは「イエス」で応答しくステップ２３２２
）そしてスレーブからの応答を待機する（ステップ２３
２４）。マスターは応答を受け取ると、メモリ再同期（
マスター）ルーチンに入り（ステップ２３２６）、これ
は、第２２Ｂ図及び第２２Ｃ図に示されたステップ２２
５６ないし２２８２より成る。次いで、変更されたブー
トストラップルーチンである自動ウオーム再スタート手
順が開始される。この手順については以下で述べる。
スターメモリのコピーを受け取るゾーンは「スレーブ」
と称する。マスターはクロスリンクマスターでもあり、
スレーブはクロスリンクスレーブでもある。メモリ再同
期の初期化時に、マスターのクロスリンクは「クロスリ
ンクオン（マスター）」モードである。マスターが他の
ゾーンから再同期要求を受け取ると（ステップ２３２０
）、マスターは「イエス」で応答しくステップ２３２２
）そしてスレーブからの応答を待機する（ステップ２３
２４）。マスターは応答を受け取ると、メモリ再同期（
マスター）ルーチンに入り（ステップ２３２６）、これ
は、第２２Ｂ図及び第２２Ｃ図に示されたステップ２２
５６ないし２２８２より成る。次いで、変更されたブー
トストラップルーチンである自動ウオーム再スタート手
順が開始される。この手順については以下で述べる。
そのメモリが同期されることを要求しているゾーンで、
スレーブとなるようなゾーンが再同期を所望していると
きには（ステップ２３３０）、「再同期要求」をマスタ
ーへ送り（ステップ２３３２）そして応答を待機する（
ステップ２３３４）。
スレーブとなるようなゾーンが再同期を所望していると
きには（ステップ２３３０）、「再同期要求」をマスタ
ーへ送り（ステップ２３３２）そして応答を待機する（
ステップ２３３４）。
マスターからの応答を受け取ると、メモリ再同期（スレ
ーブ）ルーチンを開始する。これは、第２２Ｇ図に示す
ブートストラップルーチンのステップ２２９８ないし２
３０６で構成される。このルーチンが完了すると、スレ
ーブは自動ウオーム再スタート手順を開始しくステップ
２３３８）、次いで、両ゾーンはゾーン再同期手順に入
る。
ーブ）ルーチンを開始する。これは、第２２Ｇ図に示す
ブートストラップルーチンのステップ２２９８ないし２
３０６で構成される。このルーチンが完了すると、スレ
ーブは自動ウオーム再スタート手順を開始しくステップ
２３３８）、次いで、両ゾーンはゾーン再同期手順に入
る。
ゾーン再同期ルーチンは、第２２Ｈ図に示すブートスト
ラップルーチンのステップ２３０８−２３１８より成る
。唯一の相違は、第２２Ｈ図に示されたステップ２３１
６において、ゾーンがブートマスターであるかどうかで
はなくてクロスリンクマスターであるかどうかをそれ自
体に尋ねる。
ラップルーチンのステップ２３０８−２３１８より成る
。唯一の相違は、第２２Ｈ図に示されたステップ２３１
６において、ゾーンがブートマスターであるかどうかで
はなくてクロスリンクマスターであるかどうかをそれ自
体に尋ねる。
４、ウオーム再スタート動作
ウオーム再スタート手順が第２４図に示されている。こ
の手順に入ると、最初に尋ねる質問は、クロスリンクの
状態が何であるかである。それが通常動作、マスター再
同期動作又はスレーブ再同期動作である場合には、ウオ
ーム再同期動作が終了される。
の手順に入ると、最初に尋ねる質問は、クロスリンクの
状態が何であるかである。それが通常動作、マスター再
同期動作又はスレーブ再同期動作である場合には、ウオ
ーム再同期動作が終了される。
クロスリンク状態が「デユープレックス同期」である場
合には、ＣＰＵが一時的に停止され（ステップ２４２０
）、次いで、コンソールコードに入って（ステップ２４
３０）、ブートストラップ動作を完了する。スレーブ状
態レジスタが分析される。スレーブ状態レジスタがＯで
ある場合には、第２２図に示すようにコールドブートス
トラップを行う必要がある（ステップ２４５０）。さも
なくば、ＣＰＵレジスタは所定のメモリ位置からロード
され、これらはスレーブ状態レジスタの値＋４であるの
が好ましい（ステップ２４６０）。次いで、スレーブ状
態レジスタによって指示された位置へ分岐がなされる（
ステップ２４７０）。この後者の動作によりオペレーテ
ィングシステム及び全ての保留されたジョブが再スター
トされる。
合には、ＣＰＵが一時的に停止され（ステップ２４２０
）、次いで、コンソールコードに入って（ステップ２４
３０）、ブートストラップ動作を完了する。スレーブ状
態レジスタが分析される。スレーブ状態レジスタがＯで
ある場合には、第２２図に示すようにコールドブートス
トラップを行う必要がある（ステップ２４５０）。さも
なくば、ＣＰＵレジスタは所定のメモリ位置からロード
され、これらはスレーブ状態レジスタの値＋４であるの
が好ましい（ステップ２４６０）。次いで、スレーブ状
態レジスタによって指示された位置へ分岐がなされる（
ステップ２４７０）。この後者の動作によりオペレーテ
ィングシステム及び全ての保留されたジョブが再スター
トされる。
Ｄ、欠陥検出、分離及び修理
１、トレースＲＡＭ
欠陥検出のための種々の方法は、ＣＰＵモジュール３０
及び３０′とファイアウオール１０００及び１０１０と
の説明において既に述べた。これらの方法は、メモリ制
御器から受け取ったアドレ′ス及び制御信号が同じであ
ることをメモリモジュール６０及び６０′によってチェ
ックすることと、修正不能なメモリデータのエラーをチ
ェックすることとを含む。又、これらの方法は、２つの
「レール」を通過するアドレス、制御及びデータ信号が
同じであることをメモリ制御器の対７０／７５及び７０
’ ／７Ｅ’によって比較することも含む。又、ファイ
アウオール１０００及び１０１０は、ｌ１０ｆき込み中
にゾーンからのデータを比較するチエッカを有している
。他の欠陥検出機構も考えられる。
及び３０′とファイアウオール１０００及び１０１０と
の説明において既に述べた。これらの方法は、メモリ制
御器から受け取ったアドレ′ス及び制御信号が同じであ
ることをメモリモジュール６０及び６０′によってチェ
ックすることと、修正不能なメモリデータのエラーをチ
ェックすることとを含む。又、これらの方法は、２つの
「レール」を通過するアドレス、制御及びデータ信号が
同じであることをメモリ制御器の対７０／７５及び７０
’ ／７Ｅ’によって比較することも含む。又、ファイ
アウオール１０００及び１０１０は、ｌ１０ｆき込み中
にゾーンからのデータを比較するチエッカを有している
。他の欠陥検出機構も考えられる。
処理システム２０及び２０″の欠陥停止機能と矛盾しな
いように、処理システムの欠陥検出は、欠陥が制御され
ない状態で他のモジュールへ伝播されないようにする。
いように、処理システムの欠陥検出は、欠陥が制御され
ない状態で他のモジュールへ伝播されないようにする。
然し乍ら、フェイスセーフ機能を実現するためには、コ
ンピュータシステム１０は、欠陥の発生源を分離してシ
ステムを修理することができねばならない。欠陥の発生
源を探索するための好ましい技術は、トレースＲＡＭと
称する再循環レジスタを使用しており、これらのＲＡＭ
は処理システム２ｏ及び２０′のデータ経路全体にわた
って配置されている。これらのトレースＲＡＭは、それ
に関連したデータ経路を経て送られる連続するメツセー
ジを記録する。欠陥が生じたときには、欠陥の発生源を
探索するようにメツセージが分析される。
ンピュータシステム１０は、欠陥の発生源を分離してシ
ステムを修理することができねばならない。欠陥の発生
源を探索するための好ましい技術は、トレースＲＡＭと
称する再循環レジスタを使用しており、これらのＲＡＭ
は処理システム２ｏ及び２０′のデータ経路全体にわた
って配置されている。これらのトレースＲＡＭは、それ
に関連したデータ経路を経て送られる連続するメツセー
ジを記録する。欠陥が生じたときには、欠陥の発生源を
探索するようにメツセージが分析される。
第２５図は、コンピュータシステム１０におけるトレー
スＲＡＭの好ましい位置を示すＣＰＵモジュール３ｏ及
びＩ１０モジュール１００のブロック図である。他の位
置を使用することもできる。処理システム２０において
は、トレースＲＡＭが全てのデータ経路に配置されるの
が好ましい。
スＲＡＭの好ましい位置を示すＣＰＵモジュール３ｏ及
びＩ１０モジュール１００のブロック図である。他の位
置を使用することもできる。処理システム２０において
は、トレースＲＡＭが全てのデータ経路に配置されるの
が好ましい。
従って、第２５図において、トレースＲＡＭ２５００及
び２５０５は、各々、メモリ制御器７０及び７５に配置
される。トレースＲＡＭ２５１０．２５１５及び２５１
８はクロスリンク９０の全てのインターフェイスに配置
され、そしてトレースＲＡＭ ２５２０．２５２５及び
２５２８はクロスリンク９５の全てのインターフェイス
に配置される。トレースＲＡＭ１８７２及び１８７７は
各々ファイアウオール１０００及び１０１０に配置され
る。相補的な組のトレースＲＡＭは、処理システム２０
′に配置される。
び２５０５は、各々、メモリ制御器７０及び７５に配置
される。トレースＲＡＭ２５１０．２５１５及び２５１
８はクロスリンク９０の全てのインターフェイスに配置
され、そしてトレースＲＡＭ ２５２０．２５２５及び
２５２８はクロスリンク９５の全てのインターフェイス
に配置される。トレースＲＡＭ１８７２及び１８７７は
各々ファイアウオール１０００及び１０１０に配置され
る。相補的な組のトレースＲＡＭは、処理システム２０
′に配置される。
トレースＲＡＭの選択及び配置はぼり任意であるが、好
ましくは、エラーのソースを正確に識別してエラー源を
識別できるようにするためには各データ経路が少なくと
も１つのトレースＲＡＭを含んでいなければならない。
ましくは、エラーのソースを正確に識別してエラー源を
識別できるようにするためには各データ経路が少なくと
も１つのトレースＲＡＭを含んでいなければならない。
トレースＲＡＭ２６００の一例が第２６図に示されてい
る。トレースＲＡＭ２６００は、関連バス経路のＮ個の
最新のサイクルに転送されたデータを記憶する円形バッ
ファとして編成されるのが好ましい。トレースＲＡＭ２
６００はバッファレジスタ２６０５を備えており、その
入力はそれに関連したデータ経路からデータを受け取る
ように接続されている。バッファ２０００へのロード入
力はアンドゲート２６１５の出力である。アンドゲート
２６１５の入力は、データ経路からのクロック信号と、
欠陥が検出されたときに発生されたＦＲＥＥＺＥ Ｔ
ＲＡＣＥ ＲＡＭ信号である。
る。トレースＲＡＭ２６００は、関連バス経路のＮ個の
最新のサイクルに転送されたデータを記憶する円形バッ
ファとして編成されるのが好ましい。トレースＲＡＭ２
６００はバッファレジスタ２６０５を備えており、その
入力はそれに関連したデータ経路からデータを受け取る
ように接続されている。バッファ２０００へのロード入
力はアンドゲート２６１５の出力である。アンドゲート
２６１５の入力は、データ経路からのクロック信号と、
欠陥が検出されたときに発生されたＦＲＥＥＺＥ Ｔ
ＲＡＣＥ ＲＡＭ信号である。
バッファ２６０５のアドレス入力は、アンドゲート２６
１５からカウント信号を受け取るリサイクルカウンタ２
６１０に接続されている。
１５からカウント信号を受け取るリサイクルカウンタ２
６１０に接続されている。
トレースＲＡＭ２６００のサイズＮは、最も遠いメツセ
ージ転送に必要なバスサイクルの全数と、エラー又は欠
陥が生じたときにトレースＲＡＭに制御信号を送信する
に必要とされるサイクルの全数との和によって決定され
る。この制御信号は、トレースＲＡＭがそのデータを凍
結してそれ以上のメツセージの記憶を停止するためのコ
マンドであるのが好ましい。
ージ転送に必要なバスサイクルの全数と、エラー又は欠
陥が生じたときにトレースＲＡＭに制御信号を送信する
に必要とされるサイクルの全数との和によって決定され
る。この制御信号は、トレースＲＡＭがそのデータを凍
結してそれ以上のメツセージの記憶を停止するためのコ
マンドであるのが好ましい。
次いで、トレースＲＡＭの各々は、それに関連したデー
タ経路におけるＮ個の最新のトランザクションのコピー
をそのメモリに保持する０例えば、第２５図において、
トレースＲＡＭ２５１８は、モジュール相互接続部１３
０におけるＮ個の最新のトランザクションのコピーを保
持する。
タ経路におけるＮ個の最新のトランザクションのコピー
をそのメモリに保持する０例えば、第２５図において、
トレースＲＡＭ２５１８は、モジュール相互接続部１３
０におけるＮ個の最新のトランザクションのコピーを保
持する。
２・１欠王プニ
第２７図は、エラー又は欠陥が検出されたときにその発
生源を分離するのに使用される手順を示すフローチャー
トである。エラーは、「内実」な状態を繰り返さない「
間欠的」なものであるか。
生源を分離するのに使用される手順を示すフローチャー
トである。エラーは、「内実」な状態を繰り返さない「
間欠的」なものであるか。
このような状態を繰り返すものである。成る要素によっ
て欠陥が検出されると、エラー信号がそれに関連したク
ロスリンク（即ち、ファイアウオール１０００及びメモ
リ制御器７０のクロスリンク９０）に送られる。クロス
リンクはＣＰＵに割り込むか又はＣＰＵがトラップ状態
に入るようにさせる。
て欠陥が検出されると、エラー信号がそれに関連したク
ロスリンク（即ち、ファイアウオール１０００及びメモ
リ制御器７０のクロスリンク９０）に送られる。クロス
リンクはＣＰＵに割り込むか又はＣＰＵがトラップ状態
に入るようにさせる。
一般に、エラー信号は、ファイアウオール又はメモリ制
御器からのものである場合には１つのサイクルでクロス
リンクへ送られそしてメモリアレイからのものである場
合には２つのサイクルでクロスリンクに送られる。次い
で、クロスリンクの遅延要素は、両ゾーンのＣＰＵがエ
ラー又は欠陥について同時に通知されるように（即ち、
割込み又はトラップによって）確保する。
御器からのものである場合には１つのサイクルでクロス
リンクへ送られそしてメモリアレイからのものである場
合には２つのサイクルでクロスリンクに送られる。次い
で、クロスリンクの遅延要素は、両ゾーンのＣＰＵがエ
ラー又は欠陥について同時に通知されるように（即ち、
割込み又はトラップによって）確保する。
同時に、ＦＲＥＥＺＥ ＴＲＡＣＥ ＲＡＭ信号は
、エラーを検出した要素からコンピユータシステム１０
全体にわたって伝播する（ステップ２７００）。このＦ
ＲＥＥＺＥ ＴＲＡＣＥ ＲＡＭ信号は、一般に、
そのゾーンのクロスリンクの到達するのに１つ又は２つ
のメモリサイクルを必要とし、他のゾーンのクロスリン
クと、エラーが見つかったゾーンのファイアウオール及
びメモリ制御器とに到達するのに別のサイクルを必要と
し、そして非欠陥ゾーンのファイアウオール及びメモリ
制御器に到達するのに別のクロックサイクルを必要とす
る。
、エラーを検出した要素からコンピユータシステム１０
全体にわたって伝播する（ステップ２７００）。このＦ
ＲＥＥＺＥ ＴＲＡＣＥ ＲＡＭ信号は、一般に、
そのゾーンのクロスリンクの到達するのに１つ又は２つ
のメモリサイクルを必要とし、他のゾーンのクロスリン
クと、エラーが見つかったゾーンのファイアウオール及
びメモリ制御器とに到達するのに別のサイクルを必要と
し、そして非欠陥ゾーンのファイアウオール及びメモリ
制御器に到達するのに別のクロックサイクルを必要とす
る。
ＣＰＵは、マシンチェックルーチンに入り（ステップ２
７０２）そしてＣＰＵが既にマシンチェックルーチンに
ある間にエラーが検出されたかどうかを判断することに
より（ステップ２７０５）トラップ又は割込みを処理す
る。エラーが検出された場合には、そのエラーが内実な
エラーであるとされ、システムは、第２８Ａ図ないし第
２８Ｃ図に示す内実な欠陥を分離する手順を開始する。
７０２）そしてＣＰＵが既にマシンチェックルーチンに
ある間にエラーが検出されたかどうかを判断することに
より（ステップ２７０５）トラップ又は割込みを処理す
る。エラーが検出された場合には、そのエラーが内実な
エラーであるとされ、システムは、第２８Ａ図ないし第
２８Ｃ図に示す内実な欠陥を分離する手順を開始する。
ＣＰＵがマシンチェック手順にない場合には。
検出されたエラーが間欠的であるとされる０次いで、Ｃ
ＰＵは入力フラグをセットしくステップ２７１０）、そ
のエラーを分離する手順を開始する。
ＰＵは入力フラグをセットしくステップ２７１０）、そ
のエラーを分離する手順を開始する。
この入力フラグは、割込みが生じたときにＣＰＵがマシ
ンチェック手順にあるかどうかを判断するためにステッ
プ２７０５においてテストされるフラグである。
ンチェック手順にあるかどうかを判断するためにステッ
プ２７０５においてテストされるフラグである。
次いで、全てのトレースＲＡＭデータがトレースＲＡＭ
バスを介してその処理システムに関連したファイアウオ
ールに読み込まれる（ステップ２７２０）。次いで１診
断マイクロプロセッサは、全てのトレースＲＡＭデータ
をロードしくステップ２７３０）、ＣＰＵ４０．５０．
４０′及び５０′に転送する（ステップ２７３５）。
バスを介してその処理システムに関連したファイアウオ
ールに読み込まれる（ステップ２７２０）。次いで１診
断マイクロプロセッサは、全てのトレースＲＡＭデータ
をロードしくステップ２７３０）、ＣＰＵ４０．５０．
４０′及び５０′に転送する（ステップ２７３５）。
次いで、各ＣＰＵは、エラー信号を送った要素でスター
トシ（ステップ２７４０）、要素の欠陥源を分離する。
トシ（ステップ２７４０）、要素の欠陥源を分離する。
トレースＲＡＭデータの比較は、２５００／２５０５．
２５１０／２５２０．２５１５／２５２５、等のような
対向するレール上の同じ位置のトレースＲＡＭからのデ
ータを比較することによって行われる。対応するメツセ
ージ（即ち、トレースＲＡＭの同じ深さにあるメツセー
ジ）が比較されて、エラー（即ち、対応するメツセージ
間の不一致）が検出されたかどうか調べられる。エラー
検出器においてトレースＲＡＭが分析された後に、次の
トレースＲＡＭは、欠陥が生じた動作中にデータがたど
った経路を逆にたどる。従って、ＣＰＵの読み取りに対
しては、経路がＣＰＵから離れる方向となる。
２５１０／２５２０．２５１５／２５２５、等のような
対向するレール上の同じ位置のトレースＲＡＭからのデ
ータを比較することによって行われる。対応するメツセ
ージ（即ち、トレースＲＡＭの同じ深さにあるメツセー
ジ）が比較されて、エラー（即ち、対応するメツセージ
間の不一致）が検出されたかどうか調べられる。エラー
検出器においてトレースＲＡＭが分析された後に、次の
トレースＲＡＭは、欠陥が生じた動作中にデータがたど
った経路を逆にたどる。従って、ＣＰＵの読み取りに対
しては、経路がＣＰＵから離れる方向となる。
エラー検出ルーチンの最初の段階においては。
ＣＰＵモジュール３０及び３０’の各レールからのトレ
ースＲＡＭデータが比較される（ステップ２７５０）、
別々のレールにおけるトレースＲＡＭ間にエラーがなく
て（ステップ２７５２）、対応するデータ経路における
トレースＲＡＭデータが等しいことを意味する場合には
、他のデータ経路の存在が決定される（ステップ２７５
４）。他のデータ経路が保持される場合には、別の経路
がとられ（ステップ２７５６）、次の比較が行われる（
ステップ２７５０以降）。
ースＲＡＭデータが比較される（ステップ２７５０）、
別々のレールにおけるトレースＲＡＭ間にエラーがなく
て（ステップ２７５２）、対応するデータ経路における
トレースＲＡＭデータが等しいことを意味する場合には
、他のデータ経路の存在が決定される（ステップ２７５
４）。他のデータ経路が保持される場合には、別の経路
がとられ（ステップ２７５６）、次の比較が行われる（
ステップ２７５０以降）。
他の経路がない場合には、ＣＰＵは、チェックされたト
レースＲＡＭ対が第１のものであるかどうか判断する（
ステップ２７５８）。もしそうであれば１例えば、ＣＰ
Ｕ読み取りの際にファイアウオール１０００及び１０１
０において最初にデータが受け取られたときにエラーが
生じているはずである。この点では単一のデータレール
が２つの経路に分割されているので、データは同じはず
であり、従って、エラー検出器は「カルブリット（罪人
）」であると考えられ、欠陥であると記録される（ステ
ップ２７６０）、次いで、入力フラグがクリアされ（ス
テップ２７６２）、これはマシンチェックルーチンの終
了を指示すると共に割込みをクリアし、そしてマシンチ
ェックルーチンが終了となる（ステップ２７６４）。
レースＲＡＭ対が第１のものであるかどうか判断する（
ステップ２７５８）。もしそうであれば１例えば、ＣＰ
Ｕ読み取りの際にファイアウオール１０００及び１０１
０において最初にデータが受け取られたときにエラーが
生じているはずである。この点では単一のデータレール
が２つの経路に分割されているので、データは同じはず
であり、従って、エラー検出器は「カルブリット（罪人
）」であると考えられ、欠陥であると記録される（ステ
ップ２７６０）、次いで、入力フラグがクリアされ（ス
テップ２７６２）、これはマシンチェックルーチンの終
了を指示すると共に割込みをクリアし、そしてマシンチ
ェックルーチンが終了となる（ステップ２７６４）。
ステップ２７５４及び２７５８において他の経路が保持
されないが現在のトレースＲＡＭ対がチェックされた最
初の対ではないことが判断された場合には、エラーがそ
の経路において手前のレベルで生じたものと判断される
。というのは、これは、トレースＲＡＭがデータの変更
を発生時に記録した場合であると共にエラーが最初に生
じた場合だからである（ステップ２７６６）。次いで、
ステップ２７６２及び２７６４において、各々、入力フ
ラグがクリアされ、そしてマシンチェックルーチンが終
了される。
されないが現在のトレースＲＡＭ対がチェックされた最
初の対ではないことが判断された場合には、エラーがそ
の経路において手前のレベルで生じたものと判断される
。というのは、これは、トレースＲＡＭがデータの変更
を発生時に記録した場合であると共にエラーが最初に生
じた場合だからである（ステップ２７６６）。次いで、
ステップ２７６２及び２７６４において、各々、入力フ
ラグがクリアされ、そしてマシンチェックルーチンが終
了される。
然し乍ら、ステップ２７５２においてエラーが指示され
た場合には、そのエラーがオペレーションソースである
かどうかについて次の判断がなされる（ステップ２７７
０）。［オペレーションソース」とは、特定の経路に対
するデータ経路の開始を短く表現したものである。もし
そうでなければ、経路はオペレーションソースに向かっ
て後退され（ステップ２７７５）、レール間で別の比較
がなされる（ステップ２７５０以降）。ステップ２７７
０においてエラーチェックルーチンがそのときオペレー
ションソースであると判断された場合には、各々、その
オペレーションソースが欠陥の位置として記録され（ス
テップ２７８０）、入力フラグがクリアされ（ステップ
２７６２）そしてマシンチェックルーチンが終了される
（ステップ２７６４）。
た場合には、そのエラーがオペレーションソースである
かどうかについて次の判断がなされる（ステップ２７７
０）。［オペレーションソース」とは、特定の経路に対
するデータ経路の開始を短く表現したものである。もし
そうでなければ、経路はオペレーションソースに向かっ
て後退され（ステップ２７７５）、レール間で別の比較
がなされる（ステップ２７５０以降）。ステップ２７７
０においてエラーチェックルーチンがそのときオペレー
ションソースであると判断された場合には、各々、その
オペレーションソースが欠陥の位置として記録され（ス
テップ２７８０）、入力フラグがクリアされ（ステップ
２７６２）そしてマシンチェックルーチンが終了される
（ステップ２７６４）。
３、内実欠陥
欠陥が内実欠陥であると判断されると（第２７図参照）
、第２８Ａ図ないし第２８Ｃ図のフローチャートに示す
ようにこのような内実欠陥を分離する手順が開始される
。内実欠陥処理の第１のステップは、耐欠陥コンピュー
タシステム１０をその２つの別々のゾーン１１及び１１
′に分割することである（ステップ２−８００）。これ
は、全てのクロスリンクをオフに切り換えることによっ
て行われる。次いで、各ゾーンの診断マイクロプロセッ
サがそれらゾーンに対するトレースＲＡＭデータを読み
取り（ステップ２８０５）そしてそのデータをデュアル
レールアクセスによってゾーンのＣＰＵに送る（ステッ
プ２８１０）、このプロセス中にエラーが検出された場
合には（ステップ２８１５）、エラー処理中にハードウ
ェア欠陥が生じており、そのゾーンがコンピュータシス
テム１０から除去される（ステップ２８２０）。欠陥を
報告する試みがなされる（ステップ２８２５）が、ハー
ドウェア欠陥であるためにこれは不可能であり、この手
順はコンソールへと続く。これにより、コンソールオペ
レータは詳細な診断テストを開始して、内実欠陥を探索
することができる。
、第２８Ａ図ないし第２８Ｃ図のフローチャートに示す
ようにこのような内実欠陥を分離する手順が開始される
。内実欠陥処理の第１のステップは、耐欠陥コンピュー
タシステム１０をその２つの別々のゾーン１１及び１１
′に分割することである（ステップ２−８００）。これ
は、全てのクロスリンクをオフに切り換えることによっ
て行われる。次いで、各ゾーンの診断マイクロプロセッ
サがそれらゾーンに対するトレースＲＡＭデータを読み
取り（ステップ２８０５）そしてそのデータをデュアル
レールアクセスによってゾーンのＣＰＵに送る（ステッ
プ２８１０）、このプロセス中にエラーが検出された場
合には（ステップ２８１５）、エラー処理中にハードウ
ェア欠陥が生じており、そのゾーンがコンピュータシス
テム１０から除去される（ステップ２８２０）。欠陥を
報告する試みがなされる（ステップ２８２５）が、ハー
ドウェア欠陥であるためにこれは不可能であり、この手
順はコンソールへと続く。これにより、コンソールオペ
レータは詳細な診断テストを開始して、内実欠陥を探索
することができる。
トレースＲＡＭデータのデュアルレールアクセス中にエ
ラーが検出されない場合には、そのトレースデータが分
析される（ステップ２８３０）。
ラーが検出されない場合には、そのトレースデータが分
析される（ステップ２８３０）。
この分析に用いる手順は、過渡エラー分析のステップ２
７４０−２７８０に類似している。然し、ゾーンが分割
されていて一方のゾーンでしかエラーが検出されないの
で、手順に相違が生じる。このような場合の手順は、分
析を行っているゾーンではエラーを示さず、クロスリン
クにおいてエラーを示す。分析中にハードウェア欠陥が
検出された場合には、そのゾーンが除去され（ステップ
２８２０）、報告の試みがなされ（ステップ２８２５）
そして手順はコンソールへと続く。
７４０−２７８０に類似している。然し、ゾーンが分割
されていて一方のゾーンでしかエラーが検出されないの
で、手順に相違が生じる。このような場合の手順は、分
析を行っているゾーンではエラーを示さず、クロスリン
クにおいてエラーを示す。分析中にハードウェア欠陥が
検出された場合には、そのゾーンが除去され（ステップ
２８２０）、報告の試みがなされ（ステップ２８２５）
そして手順はコンソールへと続く。
トレースＲＡＭデータのゾーン分析によりエラーがある
ことが示された場合には（ステップ２８３５）、エラー
の位置が検討される（ステップ２８４０）。エラーがゾ
ーン内にある場合には、欠陥がもはやハード即ち内実で
ないことが決定されるか又は多数の欠陥が存在すること
が分かり。
ことが示された場合には（ステップ２８３５）、エラー
の位置が検討される（ステップ２８４０）。エラーがゾ
ーン内にある場合には、欠陥がもはやハード即ち内実で
ないことが決定されるか又は多数の欠陥が存在すること
が分かり。
過渡欠陥を分離しようと試みる間に生じる過渡欠陥は元
の過渡欠陥を見掛は上内実であるようにする（ステップ
２８４５）。まれなことであるが、このような状態は、
エラー処理中にハードウェアの欠陥が生じた場合にたど
るステップに類似した更に別の分析を必要とし、欠陥を
生じたゾーンがシステムから除去され（ステップ２８５
０） 、エラーを報告する試みがなされ（ステップ２８
５５）そして内実欠陥手順を終了してコンソールへ至る
。
の過渡欠陥を見掛は上内実であるようにする（ステップ
２８４５）。まれなことであるが、このような状態は、
エラー処理中にハードウェアの欠陥が生じた場合にたど
るステップに類似した更に別の分析を必要とし、欠陥を
生じたゾーンがシステムから除去され（ステップ２８５
０） 、エラーを報告する試みがなされ（ステップ２８
５５）そして内実欠陥手順を終了してコンソールへ至る
。
ステップ２８４０において、クロスリンクに欠陥がある
と決定された場合には、欠陥が実際にはクロスリンク通
路２５にあるか又は他のゾーンにある（ステップ２８６
０）。このような場合、第２８Ｂ図に示すように、その
ゾーンは、そのエラー分析を直列クロスリンクを経て他
のゾーンへ送り（ステップ２８６５）そして他のゾーン
が応答するかどうかについて判断がなされる（ステップ
２８６８）。他のゾーンからの応答がない場合には（ス
テップ２８７０）、他のゾーンが不作動であると判断さ
れ、欠陥が報告される（ステップ２８７０）。次いで、
エラー状態がクリアされ（ステップ２８７５）、内実欠
陥分析ルーチンが完了する。
と決定された場合には、欠陥が実際にはクロスリンク通
路２５にあるか又は他のゾーンにある（ステップ２８６
０）。このような場合、第２８Ｂ図に示すように、その
ゾーンは、そのエラー分析を直列クロスリンクを経て他
のゾーンへ送り（ステップ２８６５）そして他のゾーン
が応答するかどうかについて判断がなされる（ステップ
２８６８）。他のゾーンからの応答がない場合には（ス
テップ２８７０）、他のゾーンが不作動であると判断さ
れ、欠陥が報告される（ステップ２８７０）。次いで、
エラー状態がクリアされ（ステップ２８７５）、内実欠
陥分析ルーチンが完了する。
他のゾーンが応答する場合には、更に別のエラー分析が
行われて、他のゾーンが欠陥状態にあるかどうか又はク
ロスリンクが欠陥状態にあるか 。
行われて、他のゾーンが欠陥状態にあるかどうか又はク
ロスリンクが欠陥状態にあるか 。
どうかの判断がなされる（ステップ２８７７）。
ステップ２８７７の分析によって他のゾーンが欠陥状態
にあると分かった場合には、該他のゾーンに欠陥が生じ
たと報告され（ステップ２８７９）、エラー状態がクリ
アされ（ステップ２８７５）そして内実欠陥分析手順が
完了する。
にあると分かった場合には、該他のゾーンに欠陥が生じ
たと報告され（ステップ２８７９）、エラー状態がクリ
アされ（ステップ２８７５）そして内実欠陥分析手順が
完了する。
一方、ステップ２８７７の分析結果がクロスリンクが欠
陥状態にあるというものであった場合には、直列クロス
リンクを介して欠陥のあるクロスリンクを識別する試み
がなされる（ステップ２８８１）。これは、第２８Ａ図
のステップ２８３５と同様の手順によって行われる。欠
陥のあるクロスリンクが識別されると、欠陥のあるゾー
ンが除去されそして欠陥が報告される（ステップ２８８
３）。次いで、エラー状態がクリアされ（ステップ２８
７５）そして内実欠陥の分析手順が完了する。
陥状態にあるというものであった場合には、直列クロス
リンクを介して欠陥のあるクロスリンクを識別する試み
がなされる（ステップ２８８１）。これは、第２８Ａ図
のステップ２８３５と同様の手順によって行われる。欠
陥のあるクロスリンクが識別されると、欠陥のあるゾー
ンが除去されそして欠陥が報告される（ステップ２８８
３）。次いで、エラー状態がクリアされ（ステップ２８
７５）そして内実欠陥の分析手順が完了する。
ステップ２８３５において、トレースＲＡＭデータが分
析されそして他のゾーンに欠陥があると判断された場合
には、第２８Ｃ図の手順をたどる。この手順において、
ゾーンは直列クロスリンクを経てトレースＲＡＭの分析
結果を交換しくステップ２８８５）そして他のゾーンが
応答しているかどうか判断される（ステップ２８８７）
。他のゾーンが応答しない場合には、そのゾーンが欠陥
として報告され（ステップ２８８９）、エラー状態がク
リアされ（ステップ２８９１）そして内実欠陥の分析ル
ーチンが完了する。
析されそして他のゾーンに欠陥があると判断された場合
には、第２８Ｃ図の手順をたどる。この手順において、
ゾーンは直列クロスリンクを経てトレースＲＡＭの分析
結果を交換しくステップ２８８５）そして他のゾーンが
応答しているかどうか判断される（ステップ２８８７）
。他のゾーンが応答しない場合には、そのゾーンが欠陥
として報告され（ステップ２８８９）、エラー状態がク
リアされ（ステップ２８９１）そして内実欠陥の分析ル
ーチンが完了する。
応答が受信された場合には（ステップ２８８７）、第２
８Ｂ図のステップ２８３５のエラー分析に類似したエラ
ー分析が実行される（ステップ２８９β）。エラー分析
は２つの結論のうちの１つに到達する。その結論が他の
ゾーンが欠陥状態にあるというものである場合には、そ
のゾーンが欠陥として報告される（ステップ２８８９）
。その結論がクロスリンクが欠陥状態にあるというもの
である場合には、クロスリンク又は他のゾーンが欠陥で
あると報告される（ステップ２８９５）。
８Ｂ図のステップ２８３５のエラー分析に類似したエラ
ー分析が実行される（ステップ２８９β）。エラー分析
は２つの結論のうちの１つに到達する。その結論が他の
ゾーンが欠陥状態にあるというものである場合には、そ
のゾーンが欠陥として報告される（ステップ２８８９）
。その結論がクロスリンクが欠陥状態にあるというもの
である場合には、クロスリンク又は他のゾーンが欠陥で
あると報告される（ステップ２８９５）。
ステップ２８８９又は２８９５の報告の後に、エラー状
態がクリアされ（ステップ２８９１）そして分析手順が
終了する。
態がクリアされ（ステップ２８９１）そして分析手順が
終了する。
４６務星
第２７図及び第２８Ａ図ないし第２８Ｃ図に示された欠
陥及び内実欠陥分前手順の結果、ｃｐＵモジュール（即
ち、ＣＰＵ／メモリ／メモリ制御器の組み合わせ）；ク
ロスリンク；クロスリンク通路２５；モジュール相互接
続部；又はＩ１０モジュール内においてエラー又は欠陥
が探索されたとすることができる。一般に、間欠欠陥が
検出された場合には、耐欠陥コンピュータシステム１０
のＣＰＵが間欠欠陥の位置を指示し、増分カウンタが欠
陥要素に対する間欠エラーの数を指示する。要素に対す
るカウントが所定数を越えない限りそれ以上の動作は生
じない。カウントが所定数を越えて、間欠欠陥の生じる
頻度が許容するには高過ぎることを指示する場合、又は
検出された欠陥が内実欠陥である場合には、モジュール
又は要素に欠陥があり、それらを作動不能にして、その
要素を含むモジュールを交換できるまで耐欠陥コンピュ
ータシステム１０が効果的に動作を続けられるようにし
なければならない。
陥及び内実欠陥分前手順の結果、ｃｐＵモジュール（即
ち、ＣＰＵ／メモリ／メモリ制御器の組み合わせ）；ク
ロスリンク；クロスリンク通路２５；モジュール相互接
続部；又はＩ１０モジュール内においてエラー又は欠陥
が探索されたとすることができる。一般に、間欠欠陥が
検出された場合には、耐欠陥コンピュータシステム１０
のＣＰＵが間欠欠陥の位置を指示し、増分カウンタが欠
陥要素に対する間欠エラーの数を指示する。要素に対す
るカウントが所定数を越えない限りそれ以上の動作は生
じない。カウントが所定数を越えて、間欠欠陥の生じる
頻度が許容するには高過ぎることを指示する場合、又は
検出された欠陥が内実欠陥である場合には、モジュール
又は要素に欠陥があり、それらを作動不能にして、その
要素を含むモジュールを交換できるまで耐欠陥コンピュ
ータシステム１０が効果的に動作を続けられるようにし
なければならない。
ＣＰＵモジュールが欠陥であると分かった場合には、そ
のモジュールのクロスリンクを「デユープレックスｊモ
ードから「スレーブ」モードに切り換えることによって
そのモジュールを動作不能にしなければならない。「ス
レーブ」モードにおいては、モジュールをそのクロスリ
ンク診断制御レジスタによって他のゾーンのＣＰＵモジ
ュールと通信するしかない。動作不能にされたＣＰＵモ
ジュールはコンソールモジュールに復帰される。
のモジュールのクロスリンクを「デユープレックスｊモ
ードから「スレーブ」モードに切り換えることによって
そのモジュールを動作不能にしなければならない。「ス
レーブ」モードにおいては、モジュールをそのクロスリ
ンク診断制御レジスタによって他のゾーンのＣＰＵモジ
ュールと通信するしかない。動作不能にされたＣＰＵモ
ジュールはコンソールモジュールに復帰される。
クロスリンクが欠陥であると分かった場合には、欠陥状
態にあるクロスリンクの部分に基づいて３つの動作のう
ちの１つをとることができる。
態にあるクロスリンクの部分に基づいて３つの動作のう
ちの１つをとることができる。
メモリ制御器に接続されたクロスリンクの部分は、実際
には、それに関連したＣＰＵモジュールから区別するこ
とができない。その部分に欠陥がある場合には、ＣＰＵ
モジュールを動作不能にしたのと同じ手順を行わねばな
らない。
には、それに関連したＣＰＵモジュールから区別するこ
とができない。その部分に欠陥がある場合には、ＣＰＵ
モジュールを動作不能にしたのと同じ手順を行わねばな
らない。
モジュール相互接続部に接続されたクロスリンクの部分
は、実質上、モジュール相互接続部と区別することがで
きない。この状態においてクロスリンクを動作不能にす
るプロセスは、モジュール相互接続部を動作不能にする
手順と同じである。
は、実質上、モジュール相互接続部と区別することがで
きない。この状態においてクロスリンクを動作不能にす
るプロセスは、モジュール相互接続部を動作不能にする
手順と同じである。
クロスリンクの一部分は、クロスリンク通路と実質上区
別できないクロスリンク通路２５に接続される。この場
合、又は欠陥がクロスリンク通路にある場合には、クロ
スリンクをオフに切り換えると共に、欠陥のあるクロス
リンクを含むと考えられるＣＰＵモジュールを動作不能
にすることにより、ゾーンが分割される。然し乍ら、欠
陥の発生源を決定できない場合には、ＣＰＵモジュール
３０及び３０゛の所定の１つが先ず動作不能にされる。
別できないクロスリンク通路２５に接続される。この場
合、又は欠陥がクロスリンク通路にある場合には、クロ
スリンクをオフに切り換えると共に、欠陥のあるクロス
リンクを含むと考えられるＣＰＵモジュールを動作不能
にすることにより、ゾーンが分割される。然し乍ら、欠
陥の発生源を決定できない場合には、ＣＰＵモジュール
３０及び３０゛の所定の１つが先ず動作不能にされる。
エラーが持続する場合には、他のＣＰＵモジュールが再
ブートされ、予め選択されたモジュールが動作不能にさ
れる。
ブートされ、予め選択されたモジュールが動作不能にさ
れる。
同じ手順を使用して、欠陥のあるＩ１０モジュールや、
モジュール相互接続部や、モジュールインターフェイス
に欠陥の生じたクロスリンクが動作不能にされる。３つ
全ての状態において、欠陥はＩ１０モジュールを伴うト
ランザクション中に生じ、従って、Ｉ１０モジュールが
動作不能にされる。これは、全てのＣＰＵ４０．５０．
４０′及び５０′のオペレーティングシステムにその工
１０モジュールの参照記号を除去するように通知するこ
とによって行われる。
モジュール相互接続部や、モジュールインターフェイス
に欠陥の生じたクロスリンクが動作不能にされる。３つ
全ての状態において、欠陥はＩ１０モジュールを伴うト
ランザクション中に生じ、従って、Ｉ１０モジュールが
動作不能にされる。これは、全てのＣＰＵ４０．５０．
４０′及び５０′のオペレーティングシステムにその工
１０モジュールの参照記号を除去するように通知するこ
とによって行われる。
クロスリンク又はモジュール相互接続部の欠陥を表わす
欠陥が生じた場合には、それらのモジュールを含むゾー
ンを動作不能にすることができる。これに対する好まし
い解決策は、欠陥が生じたときに通信状態にあるＩ１０
モジューを動作不能に保持することである。モジュール
相互接続部及びクロスリンクの当該部分も、接続された
全てのＩ１０モジュールが動作不能にされたときに実際
上動作不能にされる。Ｉ１０モジュールをもたないＣＰ
Ｕモジュールは、大部分の目的に対し実際上動作不能に
される。
欠陥が生じた場合には、それらのモジュールを含むゾー
ンを動作不能にすることができる。これに対する好まし
い解決策は、欠陥が生じたときに通信状態にあるＩ１０
モジューを動作不能に保持することである。モジュール
相互接続部及びクロスリンクの当該部分も、接続された
全てのＩ１０モジュールが動作不能にされたときに実際
上動作不能にされる。Ｉ１０モジュールをもたないＣＰ
Ｕモジュールは、大部分の目的に対し実際上動作不能に
される。
藍筑
以上、好ましい実施例について示した本発明は、前記し
た本発明の目的を達成する。本発明の装置及び方法につ
いて種々の修正及び変更がなされることが当業者に明ら
かであろう、従って、本発明は、その広い観点において
、前記した特定の細部、代表的な方法及び装置、並びに
解説のための例に限定されない。従って、本発明の一般
的な考え方の精神又は範囲から逸脱せずに上記細部とは
異なったものが考えられる。
た本発明の目的を達成する。本発明の装置及び方法につ
いて種々の修正及び変更がなされることが当業者に明ら
かであろう、従って、本発明は、その広い観点において
、前記した特定の細部、代表的な方法及び装置、並びに
解説のための例に限定されない。従って、本発明の一般
的な考え方の精神又は範囲から逸脱せずに上記細部とは
異なったものが考えられる。
第１図は１本発明による耐欠陥コンピュータシステムの
ブロック図、 第２図は、第１図の耐欠陥コンピュータシステムを含む
物理的なハードウェアを示す図、第３図は、第１図の耐
欠陥コンピュータシステムに示されたＣＰＵモジュール
のブロック図。 第４図は、第１図に示されたコンピュータシステムの相
互接続されたＣＰＵモジュール及び工１０モジュールの
ブロック図、 第５図は、第１図に示された耐欠陥コンピュータシステ
ムのメモリモジュールを示すブロック図。 第６図は、第５図に示されたメモリモジュールの要素を
示す詳細図、 第７図は、第３図に示されたＣＰＵモジュールの一次メ
モリ制御器を示すブロック図。 第８図は、第３図のＣＰＵモジュールに含まれたミラー
メモリ制御器のブロック図、第９図は、第７図及び第８
図に示されたメモリ制御器のインターフェイス回路を示
す図、第１０図は、第３図に示されたＣＰＵモジュール
のクロスリンクの並列レジスタを示す図、第１１図は、
第３図に示されたＣＰＵモジュールのクロスリンクの直
列レジスタを示す図、第１２図は、第３図に示されたＣ
ＰＵモジュールのクロスリンクの制御器の要素を示すブ
ロック図。 第１３Ａ図ないし第１３Ｐ図は、第１２図に示された制
御器に対する信号の状態を示す表、第１４図は、第１図
の耐欠陥コンピュータシステムのためのタイミングシス
テムのためのブロック図、 第１５図は、第１４図のタイミングシステムによって発
生されたクロック信号のタイミング図、第１６図は、第
１４図に示されたタイミングシステムの位相検出器を詳
細に示す図、第１７図は、第１図のコンピュータシステ
ムのＩ１０モジュールを示すブロック図、第１８図は、
第１７図に示されたＩ１０モジュールのファイアウオー
ル要素を詳細に示す図、第１９図は、第１図のコンピュ
ータシステムに対するクロスリンク通路の要素を詳細に
示す図、第２０Ａ図ないし第２０Ｅ図は、第１図のコン
ピュータシステムのデータ流れ線図。 第２１図は、第１図のコンピュータシステムによるバル
クメモリ転送のための論理流れ線図、第２２Ａ図ないし
第２２ Ｈ図は、第１図のコンピュータシステムのブー
トストラップ動作のための論理流れ線図。 第２３図は、第１図のコンピュータシステムのメモリ再
同期動作のための論理流れ線図、第２４図は、第１図の
コンピュータシステムのウオーム再スタート手順のため
の論理流れ線図、第２５図は、トレースＲＡＭの配置を
含む第１図のコンピュータシステムのブロック図、第２
６図は、トレースＲＡＭのブロック図、第２７図は、第
１図のコンピュータシステムについて間欠欠陥を分離す
るための論理流れ線図、そして 第２８Ａ図ないし第２８Ｃ図は、第１図のコンピュータ
システムにおいて内実欠陥を分離するための論理流れ線
図である。 図中： １０・・・耐欠陥コンピュータシステム１１．１１′
・・・ゾーン １２．１２′ ・・・キャビネット １３・・・バッテリ １４・・・電力レギュレータ １６・・・冷却ファン １７・・・交流入力２０．２
０’ ・・・処理システム ３０．３０′ ・・・ＣＰＵモジュール４０．５０・・
・ＣＰＵ ４２．５２・・・キャッシュメモリ ４３．５３・・・キャッシュバス ４４．５４・・・システムサポート及びキャッシュ制御
器 ６０・・・メモリモジュール ７０．７５・・・−次メモリ制御器 ８０．８２・・・バス １００．１１０．１２０・・・■／○モジュール１３０
．１３２・・・モジュール相互接続部６００・・・メモ
リアレイ ６１０・・・制御論理回路 ６１２・・・−次制御信号デマルチプレクサ６１４・・
・ミラー制御信号デマルチプレクサ６１６・・・−次制
御信号ドライバ ６１８・・・システムタイミング制御信号発生器６２０
・・・構成エラー論理回路 ６２５・・・エラー処理論理回路 ６２６・・・Ｅ Ｅ Ｐ ＲＯＭ ６３０・・・比較論理回路 ６３２・・・行及び列アドレスメモリドライバ６３４・
・・アドレス比較器 ６３６・・・制御信号比較器 ６３８・・・ＥＣＣ信号比較器 ６４０・・・データ及びＥＣＣトランシーバ６４２・・
・ＥＣＣ発生器 図面の浄会（内容に変更なし） 第を図 第４図 第５０図 ｄ 史Ｈ −ヤ／／ ７ ／／７
”ｌ’第１！５．図 第１６図 りλζ ｖｒｅ電２ 第２１図 ノＶルクメモリ転送 第２２０．図 第＆Ｆ図 ′ 第＆Ｗ図 第２３．図 メｔり再同期 第２４６図 ウオーム再スタート ｉｐ、２６．図 トレースＲＡＭ 第＆辺図 第２θθ図 手続補正書（方式） ン 特許庁長官 吉 １）文 毅 殿 ■、事件の表示 昭和６３年特許願第２２２１７４
号３、補正をする者 事件との関係 出願人 名 称 ディジタル イクイプメントコーポレーシ
ョン ４、代理人 ５、補正命令の日付 昭和６３年１１月２９日願書に
最初に添付した図面の浄書 （内容に変更なし）
ブロック図、 第２図は、第１図の耐欠陥コンピュータシステムを含む
物理的なハードウェアを示す図、第３図は、第１図の耐
欠陥コンピュータシステムに示されたＣＰＵモジュール
のブロック図。 第４図は、第１図に示されたコンピュータシステムの相
互接続されたＣＰＵモジュール及び工１０モジュールの
ブロック図、 第５図は、第１図に示された耐欠陥コンピュータシステ
ムのメモリモジュールを示すブロック図。 第６図は、第５図に示されたメモリモジュールの要素を
示す詳細図、 第７図は、第３図に示されたＣＰＵモジュールの一次メ
モリ制御器を示すブロック図。 第８図は、第３図のＣＰＵモジュールに含まれたミラー
メモリ制御器のブロック図、第９図は、第７図及び第８
図に示されたメモリ制御器のインターフェイス回路を示
す図、第１０図は、第３図に示されたＣＰＵモジュール
のクロスリンクの並列レジスタを示す図、第１１図は、
第３図に示されたＣＰＵモジュールのクロスリンクの直
列レジスタを示す図、第１２図は、第３図に示されたＣ
ＰＵモジュールのクロスリンクの制御器の要素を示すブ
ロック図。 第１３Ａ図ないし第１３Ｐ図は、第１２図に示された制
御器に対する信号の状態を示す表、第１４図は、第１図
の耐欠陥コンピュータシステムのためのタイミングシス
テムのためのブロック図、 第１５図は、第１４図のタイミングシステムによって発
生されたクロック信号のタイミング図、第１６図は、第
１４図に示されたタイミングシステムの位相検出器を詳
細に示す図、第１７図は、第１図のコンピュータシステ
ムのＩ１０モジュールを示すブロック図、第１８図は、
第１７図に示されたＩ１０モジュールのファイアウオー
ル要素を詳細に示す図、第１９図は、第１図のコンピュ
ータシステムに対するクロスリンク通路の要素を詳細に
示す図、第２０Ａ図ないし第２０Ｅ図は、第１図のコン
ピュータシステムのデータ流れ線図。 第２１図は、第１図のコンピュータシステムによるバル
クメモリ転送のための論理流れ線図、第２２Ａ図ないし
第２２ Ｈ図は、第１図のコンピュータシステムのブー
トストラップ動作のための論理流れ線図。 第２３図は、第１図のコンピュータシステムのメモリ再
同期動作のための論理流れ線図、第２４図は、第１図の
コンピュータシステムのウオーム再スタート手順のため
の論理流れ線図、第２５図は、トレースＲＡＭの配置を
含む第１図のコンピュータシステムのブロック図、第２
６図は、トレースＲＡＭのブロック図、第２７図は、第
１図のコンピュータシステムについて間欠欠陥を分離す
るための論理流れ線図、そして 第２８Ａ図ないし第２８Ｃ図は、第１図のコンピュータ
システムにおいて内実欠陥を分離するための論理流れ線
図である。 図中： １０・・・耐欠陥コンピュータシステム１１．１１′
・・・ゾーン １２．１２′ ・・・キャビネット １３・・・バッテリ １４・・・電力レギュレータ １６・・・冷却ファン １７・・・交流入力２０．２
０’ ・・・処理システム ３０．３０′ ・・・ＣＰＵモジュール４０．５０・・
・ＣＰＵ ４２．５２・・・キャッシュメモリ ４３．５３・・・キャッシュバス ４４．５４・・・システムサポート及びキャッシュ制御
器 ６０・・・メモリモジュール ７０．７５・・・−次メモリ制御器 ８０．８２・・・バス １００．１１０．１２０・・・■／○モジュール１３０
．１３２・・・モジュール相互接続部６００・・・メモ
リアレイ ６１０・・・制御論理回路 ６１２・・・−次制御信号デマルチプレクサ６１４・・
・ミラー制御信号デマルチプレクサ６１６・・・−次制
御信号ドライバ ６１８・・・システムタイミング制御信号発生器６２０
・・・構成エラー論理回路 ６２５・・・エラー処理論理回路 ６２６・・・Ｅ Ｅ Ｐ ＲＯＭ ６３０・・・比較論理回路 ６３２・・・行及び列アドレスメモリドライバ６３４・
・・アドレス比較器 ６３６・・・制御信号比較器 ６３８・・・ＥＣＣ信号比較器 ６４０・・・データ及びＥＣＣトランシーバ６４２・・
・ＥＣＣ発生器 図面の浄会（内容に変更なし） 第を図 第４図 第５０図 ｄ 史Ｈ −ヤ／／ ７ ／／７
”ｌ’第１！５．図 第１６図 りλζ ｖｒｅ電２ 第２１図 ノＶルクメモリ転送 第２２０．図 第＆Ｆ図 ′ 第＆Ｗ図 第２３．図 メｔり再同期 第２４６図 ウオーム再スタート ｉｐ、２６．図 トレースＲＡＭ 第＆辺図 第２θθ図 手続補正書（方式） ン 特許庁長官 吉 １）文 毅 殿 ■、事件の表示 昭和６３年特許願第２２２１７４
号３、補正をする者 事件との関係 出願人 名 称 ディジタル イクイプメントコーポレーシ
ョン ４、代理人 ５、補正命令の日付 昭和６３年１１月２９日願書に
最初に添付した図面の浄書 （内容に変更なし）
Claims (11)
- （１）第１の処理システムを具備し、このシステムは、
一連のデータ処理命令を実行するための第１データプロ
セッサと、上記第１の処理システムからデータを出力す
るための第１データ出力ターミナルとを備えており、 更に、上記第１の処理システムと実質的に同じで且つ上
記第１の処理システムとは独立して動作する第２の処理
システムを具備し、この第２の処理システムは、上記第
１データプロセッサと同じシーケンスで上記一連のデー
タ処理命令を実行するための第２データプロセッサと、
上記第２の処理システムからデータを出力するための第
２のデータ出力ターミナルとを備えており、 更に、上記第１及び第２のデータプロセッサに接続され
、上記第１及び第２の処理システムによる上記一連のデ
ータ処理命令の実行を同期状態に維持するための同期手
段を具備し、 更に、上記第１及び第２のデータ出力ターミナルに接続
されて、上記第１の処理システムから出力されたデータ
を上記第２の処理システムから出力されたデータと比較
するための欠陥検出手段を具備し、この欠陥検出手段は
、上記第１の処理システムから上記第１の出力ターミナ
ルに出力された上記データが上記処理システムから上記
第２の出力ターミナルに出力されたデータと異なるとき
にエラーの存在を識別する手段を備えていることを特徴
とする耐欠陥コンピュータシステム。 - （２）上記同期手段は、 上記第１のデータプロセッサに接続されて、上記第１の
データプロセッサのためのタイミング信号を発生する第
１クロック手段と、 上記データプロセッサに接続されて、上記第２のデータ
プロセッサのためのタイミング信号を発生する第２のク
ロック手段とを備えた請求項１に記載の耐欠陥コンピュ
ータシステム。 - （３）上記第１のクロック手段は、 上記第１のデータ処理システムのための上記第１のタイ
ミング信号を発生する第１発振器手段と、 上記第１発振器手段に接続されて、上記第１及び第２の
タイミング信号を同期させる位相ロック手段とを備えて
おり、そして上記第２のクロック手段は、 上記第２のデータ処理システムのための上記第２のタイ
ミング信号を発生する第２発振器手段と、 上記第２発振器手段に接続されて、上記第２及び第１の
タイミング信号を同期させる第２の位相ロック手段とを
備えた請求項２に記載の耐欠陥コンピュータシステム。 - （４）更に、上記第１及び第２のデータ出力ターミナル
に接続され、上記第１及び第２の処理システムからの上
記データ出力を受け取る第１出力モジュールを具備し、
この第１出力モジュールは、上記第１及び第２の処理シ
ステムからのデータ出力を上記第１の出力モジュールに
おいて更に伝達する前にそれらが等しいかどうかチェッ
クするための第１データ比較手段と、この第１データ比
較手段に接続されて、上記第１及び第２の処理システム
からのデータ出力を合流させて上記第１出力モジュール
のための第１出力流に形成する第１データ合流手段とを
備えており、そして 上記第１及び第２のデータ出力ターミナルに接続され、
上記第１及び第２の処理システムからの上記データ出力
を受け取る第２出力モジュールを具備し、この第２出力
モジュールは、上記第１及び第２の処理システムからの
データ出力を上記第２の出力モジュールにおいて更に伝
達する前にそれらが等しいかどうかチェックするための
第２データ比較手段と、上記第１及び第２の処理システ
ムからのデータ出力を合流させて上記第２出力モジュー
ルのための第２出力流に形成する第２データ合流手段と
を備え、そして更に、上記欠陥検出手段の上記識別手段
は、上記第１及び第２のデータ比較手段を含む請求項１
に記載の耐欠陥コンピュータシステム。 - （５）上記第１及び第２のデータ比較手段は、各々、上
記第１及び第２の処理システムからの上記データ出力が
異なるときに上記第１及び第２の処理システムにエラー
信号を送信するエラー信号発生手段を備えている請求項
４に記載の耐欠陥コンピュータシステム。 - （６）上記第１と第２の処理システム間に両方向性のデ
ータ経路を形成するクロスリンク通信手段を更に備えた
請求項１に記載の耐欠陥コンピュータシステム。 - （７）上記通信手段は、第１及び第２のクロスリンク要
素を一緒に備えており、第１のクロスリンク要素は、 上記第１の処理システムから上記第１のデータ出力ター
ミナル及び上記第２の処理システムへデータ出力を転送
する第１出力ルート手段と、上記第２の処理システムか
ら上記第１の出力モジュールへデータ出力を転送する第
１入力ルート手段とを含み、そして更に、上記第２クロ
スリンク要素は、 上記第２のデータ処理システムから上記第１の処理シス
テムへデータ出力を転送する第２出力ルート手段と、 上記第１の処理システムから上記第２の出力モジュール
へデータ出力を転送する第２入力ルート手段とを含んで
いる請求項６に記載の耐欠陥コンピュータシステム。 - （８）上記第１及び第２のデータプロセッサは第１及び
第２のメモリを備え、そして各々、上記第１出力手段は
、上記第１メモリユニットから上記第１データ出力ター
ミナル及び上記第２の処理システムへデータを転送する
ための手段を備えており、そして 上記第２出力手段は、上記第２メモリユニットから上記
第２データ出力ターミナル及び上記第１の処理システム
へデータを転送するための手段を備えている請求項７に
記載の耐欠陥コンピュータシステム。 - （９）上記第１及び第２のデータプロセッサは第１及び
第２対の中央処理ユニットを各々含み、上記第１データ
プロセッサにおける上記第１対の中央処理ユニットは上
記第１メモリユニットに接続されそして上記第２データ
プロセッサにおける第２対の中央処理ユニットは上記第
２メモリユニットに接続される請求項８に記載の耐欠陥
コンピュータシステム。 - （１０）上記識別手段によるエラー識別に応答して、そ
のエラーを生じた耐欠陥コンピュータシステムの部分を
探索するためのエラー分離手段を更に備えた請求項１に
記載の耐欠陥コンピュータシステム。 - （１１）上記エラー分離手段に接続されて、エラーを生
じた上記コンピュータシステムの要素を動作から取り去
る回復手段を更に備えた請求項１０に記載の耐欠陥コン
ピュータシステム。
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