JPS60262232A

JPS60262232A - 同期回路システム

Info

Publication number: JPS60262232A
Application number: JP59117991A
Authority: JP
Inventors: Masatada Wachi; 和智　正忠; Jun Sugiyama; 純杉山
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1984-06-08
Filing date: 1984-06-08
Publication date: 1985-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、複数の回路ユニットが同期して動作するよ
うに構成した同期回路システムに関する。

〔従来技術〕

従来の同期回路システムの構成は、大別すると次の２つ
の構成に分けられる。

（１）　第８図に示すように、１つの回路ブロック１（
例えばＬＳＩ）内に各回路ユニット２，２・・・および
クロック発生器３を設け、各回路ユニット２゜２・・・
をクロック発生器３から出力されるクロックパルスに基
づいて駆動する。

（２）第９図に示すように、各回路ユニット４，４・・
・およびクロック発生器５を各々別個に設け、クロック
発生器５からリード線を介して各回路ユニット４，４・
・・ヘクロツタパルスを供給する。

〔発明が解決しようとする問題点〕

ところで、上記（１）の構成にあっては、回路ユニット
２の機能を拡張または変更したい場合−こ、回路ブロッ
ク１全体を交換しなければならない欠点がある。一方、
（２）の構成においては、このような欠点はないが、各
回路ユニット４，４・・・に個別にクロック発生器が設
けられていないことから回路ユニット単独では動作させ
ることができず、また、各回路ユニット４を接続するデ
ータ線の他に専用のクロック線が必要となる欠点がある
。特に、各回路ユニット４が離れて設けられる場合、接
続線の増加はコストアップにつながり好ましくない。

〔発明の目的〕

この発明は上記事情に鑑みてなされたもので、その目的
は離れて配置された複数の回路ユニットを、専用のクロ
ック線を設けることなく同期動作させることができる同
期回路システムを提供することにある。

〔問題を解決するための手段〕

この発明は各回路ユニットに、■クロック発生□１′：
′　器、■送出すべきデータに、クロックパルスに対応
した情報を付加してデータラインへ出力する第１の手段
、■データラインを介して受信したデータからクロック
パルスに対応した情報を抽出し、この抽出した情報にし
たがってクロック発生器の発振動作を同期制御する第２
の手段を各々設けてなるものである。

〔実施例〕

第１図はこの発明の一実施例による同期回路システムの
全体構成を示すブロック図であり、この図ζこおいて符
号１０．１０・・・・・・は各々所定の回路機能を実行
する回路ユニット、１１は各回路ユニット１０，１０．
・・・間のデータ伝送を行なうデータライン（パスライ
ン）である。この場合１回路ユニッ）１０．１０・・・
は各々システムが例えば電子楽器システムの場合、キー
ボードユニットであったり、あるいは楽音形成部、リズ
ム音形成部等であったりする。なお、この発明は第１図
に示すバスシステムのみならず、ループ状に各回路ユニ
ット１０．１０・・・を接続するループシステムにも適
用可能である。

第２図は第１図におけ゛る回路ユニット１０の第１の構
成例を示すブロック図であり、この図において、符号１
２は他の回路ユニット１０から出力されたイに号ＤＢが
データライン１２を介して供給される端子である。ここ
で、信号Ｄａはシリアル伝送データにクロックパルスゲ
が重畳された信号であり、この実施例においては、信号
ＤＢとしてバイフェーズ信号が用いられている。すなわ
ち、いまクロックパルスゲを第３図（イ）に示すものと
し、また伝送データＤＡを同図（０）に示すものとする
と、信号ＤＳは同図（ハ）に示すように、データＤＡが
・１・の時１ビツトタイム（クロックパルス中の１周期
）Ｔの中間において９０１から１１＃に立上り、データ
ＤＡが＃０＃の時１ビツトタイムＴの中間において・１
＃から・０１に立下るイキ号となる。第２図における符
号１３は、信号ＤＳの立上りおよび立下りにおいてパル
ス信号ＰＳ（第３図に）参照）を出力する微分回路であ
り、出力されたパルス信号Ｐ８はアンドゲート１４を介
して位相比較器１５の第１入力端子へ供給される。位相
比較器１５は、その第１入力端子へ供給される信号と、
第２入力端子へ供給される信号の位相差に対応する信号
を出力する。この位相比較器１５の出力信号は、ローパ
スフィルタ１６を介してＶＣＯ１７（クロック発生器）
へ供給される。ＶＣＯ１７はローパスフィルタ１６め出
力に対応する周波数のパルス信号を発生する電圧制御発
振器であり、発生したパルス信号はクロックパルスｙ１
としてＤ型フリップフロップ（以下、Ｄ−ＦＦと略称す
る）１８のクロック端子Ｃへ供給されると共に、インバ
ータ１９を介してＤ−ＦＦ２０のクロック端子Ｃへ供給
される。Ｄ−ＦＦ１８は、その入力端子りと出力端子Ｑ
とが接続されており、トリガフリップフロップとして動
作する。このＤ−ＦＦ１８の出力端子Ｑの信号Ｓ１が前
述した位相比較器１５の第２入力端子へ供給される。し
かして、上述した位相比較器１５．ローパスフィルタ１
６．、ＶＣＯ１７゜Ｄ−ＦＦ１８によるループがＰＩ、
Ｌ　（フェイズロックドループ）を構成している。Ｄ−
ＦＦ２０の出力端子Ｑの信号はクロックパルスゲ２とし
て内部回路２１へ供給され、・また、Ｄ−ＦＦ２０の出
力端子Ｑの信号Ｓ２はアンドゲート１４の入力端および
Ｄ−ＦＦ２２のクロック端子Ｃへ供給される。Ｄ−ＦＦ
２２は信号Ｓ２の立下りにおいてその入力端子りの信号
、すなわち信号ＤＳを読込み。

データＤＡＡとして内部回路２１へ供給する。内部回路
２１はデータＤＡＡを読込んで処理し、また、他の回路
ユニット１０へ送出すべきデータがある場合は、そのデ
ータにクロックパルスｆ１２を重畳して第３図（ハ）に
示す信号Ｄ８と同様のバイフェーズ信号を作成し、端子
２３およびデータライン１１を介して他の回路ユニット
１０へ出力する。

以上の構成において、ＶＣＯ１７から出力されるクロッ
クパルスｌ１１１を第３図（へ）に示すものとすれば、
信号８１．信号８２．クロックパルスゲ２は各々第３図
（ト）、（１）、　（ＩＪ）に示すものとなる。また。

上記信号Ｓ２がアンドゲート１４の他方の入力端へ供給
されることから、アンドゲート１４の出力信号Ｐ８Ａが
第３図（ホ）に示すものとなる。すなわ、ｊ“：　ち、
信号Ｐ８Ａは送信側の回路ユニット１ｏのクロックパル
スｙと全く同期した信号、となる。そして、この信号Ｐ
ＥＡと信号Ｓ１の位相差に基づいてＶＣＯ１７の発振燭
涙数が制御されることから、クロックパルスメ１が信号
ＰＥＡに、言い換えればクロックパルスｙに同期した信
号となり、したがって信号Ｓ２およびクロックパルスｇ
２もクロックパルスゲに同期した信号となる。そして、
クロックパルスゲに同期した信号Ｓ２によって信号ＤＳ
がＤ−ＦＦ２２に読込まれることから、データＤＡＡが
第３図（へ）に示すように、同図（切に示すデータＤＡ
と同一になる。

以上のように、第２図に示す構成によれば、データＤＡ
と同一のデータＤＡＡをＤ−ＦＦ２２の出力端子Ｑから
得るこさができると共に、クロックパルスゲと同期した
クロックパルスｙ２をＤ−ＦＦ２０の出力端子Ｑから得
ることができる。

次に、回路ユニット１０の第２の構成例について第４図
を参照して説明する。第４図に示す回路は、第２図の回
路のようなりロックパルスに基づくビット同期のみなら
ず、フレーム同期をもとることができるようになっ゛て
いる。すなわち、一般ｌこデータを伝送する場合、第５
図に示すフレームｐ　ｒの単位でデータを伝送する場合
が多い。第４図に示す回路は、第５図に示すフレーム同
期信号ＦＤを検出して同期をとることができるようにな
っている。

以下詳述するき、第４図において符号２６は、バイフェ
ーズ信号に変調さｎた信号ＤＳ（第３図（ハ）参照）が
供給される端子、２７はビット同期部である。このビッ
ト同期部２７は、第２図において内部回路２１を除いた
回路と同一の回路であり、クロックパルスゲ（第３図（
イ））と同期したクロックパルスゲ２を出力すると共に
、データＤＡＡ（第３図（８）参照）を出力する。フレ
ーム同期信号検出回路２８はデータＤＡＡに含まれるフ
レーム同期信号ＦＤを検出する回路であり、検出したフ
レーム同期信号ＦＤをセレクタ２９の入力端子Ｂへ出力
する。フレーム同期信号発生回路３０は、フレーム同期
信号ＦＤと同じ形式のフレーム同期（Ｉ号Ｆ’　Ｄ　１
をクロックパルスメ２に従って周期的に発生し、セレク
タ２９の入力端子Ａへ出力する。

セレクタ２９は、切換スイッチ３１がオン状態の時その
入力端子Ａへ供給されるフレーム同期信号Ｉｉ’　Ｄ　
ｌをその出力端子からフレーム同期信号ＦＤ２として出
力し、また、切換スイッチ３１がオフ状態の時は入力端
子Ｂへ供給されるフレーム同期信号ＦＤを出力端子から
フレーム同期信号ＦＤ２として出力する。切換スイッチ
３１は、その回路ユニット１０を「マスタ」として使用
するか、［スレーブＪとして使用するかを切換えるスイ
ッチであり、「マスタｊとして使用する時はオン状態キ
し、「スレーブ」として使用する時はオフ状態とする。

ここで、「マスク」とは、同期の基となる回路ユニット
１０を言い、また、「スレーブ」とは、他の回路ユニッ
ト１０のクロックパルスメに同期して動作する回路ユニ
ットを言う。内部回路３３はビット同期部２７から供給
されるデータＤＡＡｉ読込み、処理する回路であり、フ
レーム同期信号ＦＤ２およびクロックパルス１Ｉ６２に
同期して動作する。また、他の回路ユニット１０ヘデー
タを送出する場合は、該データをフレーム同期信号ＦＤ
２に続くタイミングにおいて端子Ｑからセレクタ３４の
入力端子Ｂへ出力する。切換制御部３５はセレクタ３４
を切換える回路であり、フレーム同期信号Ｆ　Ｄ　２が
供給された時セレクタ３４のセレクト端子８Ａへ２１＃
信号を出力し、それ以外の時はセレクト端子ＳＡへ１０
′信号を出力する。

セレクタ３４は、そのセレクト端子ＳＡへ１１＃信号が
供給された時その入力端子Ａの信号、すなわちフレーム
同期信−＠Ｆ　Ｄ　２を出力し、また、２０′（ｉ号が
供給さｎ、た時はその入力端子Ｂの信号、すなわち内部
回路３３の端子Ｑから出力さ孔たデータを出力する。バ
イフェーズ信号変換回路３７は。

セレクタ３４から出力された伯°号をバイフェーズ信号
に変換し、端子３８を介して他の回路ユニット１０へ出
力する。

しかして上記構成によれば、切換スイッチ３１がオフ状
態において、内部回路３３がクロックパルスゲ２および
第５図に示すフレーム同期信号ＦＤに同期してデータ処
理を行うことができ、また、・１．：：′　切換スイッ
チ３１がオン状態の時は、フレーム同期信号）’　Ｄ　
Ｉに基づくフレームＦｒを他の回路ユニット１０へ出力
することができる。

次に、回路ユニット１０の′ｊ４３の構成例を、第６図
を参照して説明する。

一般に、°送信側のクロックパルスゲと受信側のクロッ
クパルス１！Ｉ２との位相差が１フレームＦｒ内におい
て１８０°以内に納まる場合は、フレーム同期信号によ
ってクロックパルスゲ２の同期をとれば、ビット同期は
不要となる。そこで、第６図に示す回路は周期的に入力
されるフレーム同期信号のみによって同期をとるように
なっている。

以下詳述すると、第６図において符号４０は、他の回路
ユニット１０から信号Ｄ８１が供給される端子である。

この信号Ｄ８１は、第７図（イ）に示すようにフレーム
同期信号ＦＰとデータＤとを含んでおり、また、１フレ
ームＦｒの長さくビット数）は常に一定である。同期エ
ネーブル信号発生回路４１は、信号Ｄ８１からフレーム
同期信号ＦＰのみを抽出するための同期エネーブル信号
１１３８（第７図（ロ）参照）を発生する゛回路であり
、このエネーブル信号ＢＳがアンドゲート４２の一方の
入力端へ供給されることにより、アンドゲート４２の出
力としてフレーム同期信号ＦＰのみが得られる（第７図
ｆ９参照）。この同期エネーブル信号発生回路４１は、
フレーム同期信号ＦＰの立下り時点から一定時間ＴＩ（
第７図（ロ）参照）が経過した時点でその出力端子から
＃１″信号を出力し、次いで、次のフレーム同期信号Ｆ
Ｐの立下りから一定時間Ｔ２が経過した時点で出力端子
から０・信号を出力する。なお、上述した時間ｊｌ、Ｔ
２は各々クロックパルス１１１２に基づいて計測される
。位相比較器４４．ローパスフィルタ４５　、ＶＣＯ４
５は各々第２図に示すものと略同−構成であり、ＶＣ０
４６から出力されるクロックパルスゲ２が分周器４７に
よって分周され１位相比較器４４の第２入力端へ供給さ
れる。この場合、分周器４７の分周比は１フレームｐｒ
の全ビット数をＮとすれば、１／Ｎである。なお、第７
図に）に分局器４７の出力波形を示す。上記位相比較器
４４．ローパスフイ／１４５　、ＶＣＯ４６、分局６４
１１ＰＬＬを構成しており、このＰＬＬ構成によってＶ
ＣＯ４６から出力されるクロックパルスゲ２（第７図（
ホ））と、フレーム同期信号ＦＰとの同期がとられる。

一方、テンドゲート４８の一方の入力端へは、同期エネ
ーブル信号Ｅ８をインバータ４９によって反転した信号
が供給され、この結果、信号ＤＳ１に含まれるデータＤ
のみが内部回路５０へ供給　−される。内部回路５０は
、フレーム同期信号ＦＰおよびクロックパルスゲ２に基
づいてデータＤの処理を行う。才た、他の回路ユニット
１０ヘデータを出力する時は、フレーム同期信号ＦＰに
基づいてデータを出力するタイミング（第７図（イ）に
示すデータＤのタイミング）を検知し、同タイミングに
おいて出力端子Ｑからデータを出力する。アンドゲート
５１は、インバータ４９の出力が１″の時（信号ＥＳが
１０＃の時）内部回路５０の出力端子Ｑから出力された
データをオアゲート５２へ供給する。オアゲート５２は
フレーム同期信号ＦＰおよびアンドゲート５１から出力
されたデータを各々端子５３を介して他の回路ユニット
１０へ出力する。

しかして、上記構成によれば、クロックパルスＦＩｉ２
をフレーム同期信号ＦＰに同期させることができ、した
がって、同クロックパルスゲ２を送信側のクロックパル
スゲに略同期させることができる。また、データを出力
する場合においては、入力されたフレーム同期信号ＦＰ
に完全に同期したタイミングでフレームＦｒを出力する
ことができる。また、上記構成によれば、ビット同期を
とる必要がなく、この結果、回路構成が簡単になると共
に、データフォーマットもバイフェーズ方式等に拘束さ
れず、耐雑音特性の良いフォーマットを選択し得る利点
が得られる。

〔発明の効果〕

以上説明したことから明らかなように、この発明によれ
ば専用のクロック線を設けることなく、しかもａ数の離
れて設けられた回路ユニットを各′１１　ヤ１ｆＪＪＫ
工あや、。よヵ３□６エカ５あ、。

【図面の簡単な説明】

第１図はこの発明の一実施例による同期回路システムの
全体構成を示すブロック図、第２図は同システムにおけ
る回路ユニット１０の第１の構成例を示すブロック図、
第３図は第２図に示す回路ユニット１゛０の動作を説明
するためのタイミング図、第４図は回路ユニット１０の
第２の構成例を示すブロック図、第５図は第４図に示す
回路ユニット１０を用いたデータ伝送において使用され
るフレームＦｒの構成を示す図、第６図は回路ユニット
１０の第３の構成例を示すブロック図、第７図は第６図
に示す回路ユニット１０の動作を説明するためのタイミ
ング図、第８図、第９図は各々従来の同期回路システム
の構成例を示す図である。１０・・・・・・回路ユニット、１１・・・・・・デー
タライン、１５・・・・・・位相比ｆｆ！、１６・・・
・・・ローパスフィルタ。１７・・・・・・ＶＣｏ、１８・・・・・・Ｄ型フリッ
プフロップ、２１・・・・・・内部回路、２７・・・・
・・ビット同期部、２８・・・・・・フレーム同期信号
検出回路、３０・・・・・・フレーム同期信号発生回路
、３３・・・・・・内部回路、３４・・・・・・セレク
タ、３５・・・・・・切換制御部、３７・・・・・・バ
イフェーズ信号変換回路、４１・・・・・・同期エネー
ブル信号発生回路、４２・・・・・・アンドゲート、４
４・・・・・・位相比較器、４５・・・・・・ローパス
フィルタ、４６・・・・・・ＶＣＯ１４７・・・・・・
分周器、５０・・・・・・内部回路、５２・・・・・・
オアゲート。出願人　日本楽器製造株式会社第１図Ｉ第３図、＋　（ヌ１ＤＡＡ　Ｉ　Ｉ　ＯＩ　＋′：１′ 第４図Ｐ第６図１￥１才、Ｊ＜ｉ６２第９図

Claims

【特許請求の範囲】

（１）各々がクロック発生器を内蔵し、該クロック発生
器から発生するクロックパルスにしたがって所定の回路
機能を実行する複数の回路ユニットと、前記各回路ユニ
ット間を接続するデータラインとを具備してなり、前記
各回路ユニットは、送出すべきデータにクロックパルス
に対応した情報を付加して前記データラインへ出力する
第１の手段と、前記データラインを介して受信したデー
タからクロックパルスに対応した情報を抽出し、この抽
出した情報にしたがって前記クロック発生器の発振動作
を同期制御する第２の手段とを具備することを特徴とす
る同期回路システム。
（２）前記第１の手段は、前記送出すべきデータに前記
クロックパルスに対応した情報を、バイフェーズ信号の
形式で付加することを特徴とする特許請求の範囲第１項
記載の同期回路システム。