JP3219063B2 - 位相同期制御装置及び位相同期制御方法 - Google Patents
位相同期制御装置及び位相同期制御方法Info
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- JP3219063B2 JP3219063B2 JP31509198A JP31509198A JP3219063B2 JP 3219063 B2 JP3219063 B2 JP 3219063B2 JP 31509198 A JP31509198 A JP 31509198A JP 31509198 A JP31509198 A JP 31509198A JP 3219063 B2 JP3219063 B2 JP 3219063B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、位相同期制御装置
及び位相同期制御方法に関する。
及び位相同期制御方法に関する。
【０００２】
【従来の技術】従来から、光通信システムにおける基幹
系及び加入者系受信回路には、位相同期回路の高速化と
同符号連続に対する安定性とが求められている。ＰＯＮ
（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）
システムに代表される光加入者伝送システムでは、バー
スト信号の受信を可能とする必要があり、従来の同期網
（連続信号を送受信するシステム）にはなかった受信信
号に対する高速応答の必要性が高まっている。受信回路
におけるクロック抽出に対する高速化については、デジ
タルＰＬＬを用いる方式などが提案され、この方式の一
例として図５に示すような位相同期制御装置が知られて
いる。
系及び加入者系受信回路には、位相同期回路の高速化と
同符号連続に対する安定性とが求められている。ＰＯＮ
（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）
システムに代表される光加入者伝送システムでは、バー
スト信号の受信を可能とする必要があり、従来の同期網
（連続信号を送受信するシステム）にはなかった受信信
号に対する高速応答の必要性が高まっている。受信回路
におけるクロック抽出に対する高速化については、デジ
タルＰＬＬを用いる方式などが提案され、この方式の一
例として図５に示すような位相同期制御装置が知られて
いる。
【０００３】この位相同期制御装置１００は、ＰＤ１１
０ａ及びＬＰＦ１１０ｂを備えて外部基準信号源（ＲＥ
ＦＣＬＫ）に同期するＰＬＬ１１０により、発振源であ
るＧＣＯ１２０及びＧＣＯ１３０の発振周波数を制御
し、発振周波数の精度を向上させている。なお、ＬＰＦ
１１０ｂの出力側には、ＧＣＯ１４０が接続されてお
り、ＬＰＦ１１０ｂからの出力信号をＰＤ１１０ａにフ
ィードバックさせている。ＤＡＴＡＩＮを入力データ信
号とし、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏＺｅｒ
ｏ）と仮定すると、ＧＣＯ１２０は、入力データ信号の
立ち上がりエッジにより発振動作を開始し、立ち下がり
エッジにより発振動作を停止する。
０ａ及びＬＰＦ１１０ｂを備えて外部基準信号源（ＲＥ
ＦＣＬＫ）に同期するＰＬＬ１１０により、発振源であ
るＧＣＯ１２０及びＧＣＯ１３０の発振周波数を制御
し、発振周波数の精度を向上させている。なお、ＬＰＦ
１１０ｂの出力側には、ＧＣＯ１４０が接続されてお
り、ＬＰＦ１１０ｂからの出力信号をＰＤ１１０ａにフ
ィードバックさせている。ＤＡＴＡＩＮを入力データ信
号とし、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏＺｅｒ
ｏ）と仮定すると、ＧＣＯ１２０は、入力データ信号の
立ち上がりエッジにより発振動作を開始し、立ち下がり
エッジにより発振動作を停止する。
【０００４】一方、ＧＣＯ１３０は、入力データ信号の
立ち下がりエッジにより発振動作を開始し、立ち上がり
エッジにより発振動作を停止する。このため、入力デー
タ信号がＨｉレベルのときにＧＣＯ１２０が発振動作を
行い、入力データがＬｏレベルのときにＧＣＯ１３０が
発振動作を行うこととなる。ＧＣＯ１２０及びＧＣＯ１
３０からの出力信号をＮＯＲ回路１５０に入力すると、
このＮＯＲ回路１５０では、これらの出力信号が論理的
に加算され、入力データに同期したクロック信号が生成
され、識別再生用Ｄ−ＦＦ１６０に供給される。
立ち下がりエッジにより発振動作を開始し、立ち上がり
エッジにより発振動作を停止する。このため、入力デー
タ信号がＨｉレベルのときにＧＣＯ１２０が発振動作を
行い、入力データがＬｏレベルのときにＧＣＯ１３０が
発振動作を行うこととなる。ＧＣＯ１２０及びＧＣＯ１
３０からの出力信号をＮＯＲ回路１５０に入力すると、
このＮＯＲ回路１５０では、これらの出力信号が論理的
に加算され、入力データに同期したクロック信号が生成
され、識別再生用Ｄ−ＦＦ１６０に供給される。
【０００５】
【発明が解決しようとする課題】上述した従来の位相同
期制御装置においては、クロック信号がフィードバック
されないため、同符号連続のデータ信号が入力される場
合等には、位相同期が外れやすく、ジッタを多く含むク
ロック信号が生成されやすかった。
期制御装置においては、クロック信号がフィードバック
されないため、同符号連続のデータ信号が入力される場
合等には、位相同期が外れやすく、ジッタを多く含むク
ロック信号が生成されやすかった。
【０００６】本発明は、上記課題にかんがみてなされた
もので、ジッタを低減させつつクロック信号を生成する
ことの可能な位相同期制御装置及び位相同期制御方法の
提供を目的とする。
もので、ジッタを低減させつつクロック信号を生成する
ことの可能な位相同期制御装置及び位相同期制御方法の
提供を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、ＧＣＯを有し、データ信
号に基づいてクロック信号を生成可能なクロック生成手
段と、上記クロック信号を上記データ信号に位相同期さ
せて制御信号を生成するとともに、この制御信号 を上記
クロック生成手段に供給して位相同期されたクロック信
号を出力させる位相同期制御手段とを具備した位相同期
制御装置であって、上記クロック生成手段のＧＣＯと同
じＧＣＯ、及び上記位相同期制御手段と同じ位相同期制
御手段とを有し、基準クロック信号にもとづいて制御信
号を生成するＰＬＬ回路を備え、上記位相同期制御手段
から制御信号が供給されないとき、上記ＰＬＬ回路が基
準クロック信号に基づいて制御信号を生成し、かつ上記
クロック生成手段に供給して発振駆動させる構成として
ある。
め、請求項１にかかる発明は、ＧＣＯを有し、データ信
号に基づいてクロック信号を生成可能なクロック生成手
段と、上記クロック信号を上記データ信号に位相同期さ
せて制御信号を生成するとともに、この制御信号 を上記
クロック生成手段に供給して位相同期されたクロック信
号を出力させる位相同期制御手段とを具備した位相同期
制御装置であって、上記クロック生成手段のＧＣＯと同
じＧＣＯ、及び上記位相同期制御手段と同じ位相同期制
御手段とを有し、基準クロック信号にもとづいて制御信
号を生成するＰＬＬ回路を備え、上記位相同期制御手段
から制御信号が供給されないとき、上記ＰＬＬ回路が基
準クロック信号に基づいて制御信号を生成し、かつ上記
クロック生成手段に供給して発振駆動させる構成として
ある。
【０００８】すなわち、制御信号に基づく所定の位相で
クロック生成手段を発振駆動させると、クロック生成手
段は、データ信号に基づいてクロック信号を生成する。
位相同期制御手段がクロック信号をデータ信号に位相同
期させて得られた制御信号を駆動手段に供給すると、駆
動手段は、制御信号に基づいてクロック生成手段を発振
駆動させ、位相同期されたクロック信号を生成させる。
クロック生成手段を発振駆動させると、クロック生成手
段は、データ信号に基づいてクロック信号を生成する。
位相同期制御手段がクロック信号をデータ信号に位相同
期させて得られた制御信号を駆動手段に供給すると、駆
動手段は、制御信号に基づいてクロック生成手段を発振
駆動させ、位相同期されたクロック信号を生成させる。
【０００９】位相同期制御手段は、クロック信号をデー
タ信号に位相同期させて得られた制御信号を駆動手段に
供給し、クロック生成手段にて位相同期されたクロック
信号を生成させるものであれば良く、例えば、ＰＤ（Ｐ
ｈａｓｅ Ｄｅｔｅｃｔｏｒ）及びＬＰＦを備え、クロ
ック信号とデータ信号との間の位相差を検出し、この位
相差に基づいてクロック信号をデータ信号に位相同期さ
せ、制御信号を取得するもの等であっても良い。
タ信号に位相同期させて得られた制御信号を駆動手段に
供給し、クロック生成手段にて位相同期されたクロック
信号を生成させるものであれば良く、例えば、ＰＤ（Ｐ
ｈａｓｅ Ｄｅｔｅｃｔｏｒ）及びＬＰＦを備え、クロ
ック信号とデータ信号との間の位相差を検出し、この位
相差に基づいてクロック信号をデータ信号に位相同期さ
せ、制御信号を取得するもの等であっても良い。
【００１０】一方、ＰＬＬ回路は、位相同期制御手段か
ら制御信号が供給されないとき、基準クロック信号に基
づいて制御信号を供給する。 この制御信号は、クロック
生成手段を発振駆動させるために用いられる。
ら制御信号が供給されないとき、基準クロック信号に基
づいて制御信号を供給する。 この制御信号は、クロック
生成手段を発振駆動させるために用いられる。
【００１１】請求項２にかかる発明のクロック生成手段
は、上記請求項１に記載の位相同期制御装置において、
上記クロック生成手段は、二つのＧＣＯとＮＯＲ回路を
有し、上記データ信号の立ち上がりエッジと一致させて
上記二つのＧＣＯの一方のＧＣＯを立ち上げ、上記デー
タ信号の立ち下がりエッジと一致させて上記二つのＧ Ｃ
Ｏの他方のＧＣＯを立ち上げ、かつ、上記二つのＧＣＯ
からの出力のＮＯＲをとることによりクロック信号を生
成する構成としてある。
は、上記請求項１に記載の位相同期制御装置において、
上記クロック生成手段は、二つのＧＣＯとＮＯＲ回路を
有し、上記データ信号の立ち上がりエッジと一致させて
上記二つのＧＣＯの一方のＧＣＯを立ち上げ、上記デー
タ信号の立ち下がりエッジと一致させて上記二つのＧ Ｃ
Ｏの他方のＧＣＯを立ち上げ、かつ、上記二つのＧＣＯ
からの出力のＮＯＲをとることによりクロック信号を生
成する構成としてある。
【００１２】なお、本発明は、上記ＰＬＬ回路が、上記
クロック生成手段に供給する制御信号を、ＰＬＬ回路の
ＧＣＯへフィードバックする構成としてある。
クロック生成手段に供給する制御信号を、ＰＬＬ回路の
ＧＣＯへフィードバックする構成としてある。
【００１３】ところで、クロック生成手段は、データ信
号をそのまま用いてクロック信号を生成するものであっ
ても良いし、データ信号に所定の処理を加えてから用い
てクロック信号を生成するもの等であっても良い。後者
の場合におけるクロック生成手段の構成の一例として、
請求項３にかかる発明は、クロック生成手段は、データ
信号を分周させる分周手段を備える構成としてある。す
なわち、分周手段がデータ信号を分周すると、この分周
されたデータ信号に基づいてクロック信号が生成され
る。
号をそのまま用いてクロック信号を生成するものであっ
ても良いし、データ信号に所定の処理を加えてから用い
てクロック信号を生成するもの等であっても良い。後者
の場合におけるクロック生成手段の構成の一例として、
請求項３にかかる発明は、クロック生成手段は、データ
信号を分周させる分周手段を備える構成としてある。す
なわち、分周手段がデータ信号を分周すると、この分周
されたデータ信号に基づいてクロック信号が生成され
る。
【００１４】このように、位相同期されたクロック信号
を生成させる手法は、必ずしも上述したような装置に限
られる必要はなく、その一例として、請求項４にかかる
発明は、制御信号に基づく所定の位相でクロック生成手
段を発振駆動させ、データ信号に基づいてクロック信号
を生成するとともに、この生成されたクロック信号を上
記データ信号に位相同期させて得られた制御信号に基づ
いて上記クロック生成手段を発振駆動させ、位相同期さ
れたクロック信号を生成し、上記制御信号を得られない
とき、基準クロックに基づいて制御信号を別個に生成し
て上記クロック生成手段に供給する位相同期制御方法で
あって、上記クロック生成手段が二つのＧＣＯとＮＯＲ
回路を有し、上記データ信号の立ち上がりエッジと一致
させて上記二つのＧＣＯの一方のＧＣＯを立ち上げ、上
記データ信号の立ち下がりエッジと一致させて上記二つ
のＧＣＯの他方のＧＣＯを立ち上げ、かつ、上記二つの
ＧＣＯからの出力のＮＯＲをとることによりクロック信
号を生成する方法としてある。すなわち、必ずしも装置
という形態に限らず、その方法としても有効である。
を生成させる手法は、必ずしも上述したような装置に限
られる必要はなく、その一例として、請求項４にかかる
発明は、制御信号に基づく所定の位相でクロック生成手
段を発振駆動させ、データ信号に基づいてクロック信号
を生成するとともに、この生成されたクロック信号を上
記データ信号に位相同期させて得られた制御信号に基づ
いて上記クロック生成手段を発振駆動させ、位相同期さ
れたクロック信号を生成し、上記制御信号を得られない
とき、基準クロックに基づいて制御信号を別個に生成し
て上記クロック生成手段に供給する位相同期制御方法で
あって、上記クロック生成手段が二つのＧＣＯとＮＯＲ
回路を有し、上記データ信号の立ち上がりエッジと一致
させて上記二つのＧＣＯの一方のＧＣＯを立ち上げ、上
記データ信号の立ち下がりエッジと一致させて上記二つ
のＧＣＯの他方のＧＣＯを立ち上げ、かつ、上記二つの
ＧＣＯからの出力のＮＯＲをとることによりクロック信
号を生成する方法としてある。すなわち、必ずしも装置
という形態に限らず、その方法としても有効である。
【００１５】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にか
かる位相同期回路の概略構成をブロック図により示して
いる。
実施形態を説明する。図１は、本発明の一実施形態にか
かる位相同期回路の概略構成をブロック図により示して
いる。
【００１６】位相同期回路１０には、ＤＡＴＡＩＮ端子
が備えられており、このＤＡＴＡＩＮ端子から入力デー
タ信号を入力するようになっている。ＤＡＴＡＩＮ端子
には、ＧＣＯ１１、ＧＣＯ１２、ＰＤ１３及び識別再生
用Ｄ−ＦＦ１４が接続され、ＤＡＴＡＩＮ端子から入力
された入力データ信号がそれぞれに与えられる。ＤＡＴ
ＡＩＮ端子とＧＣＯ１２との間には、ＩＮＶ１５が介在
され、入力データ信号の立ち上がりによる制御が可能と
なっている。
が備えられており、このＤＡＴＡＩＮ端子から入力デー
タ信号を入力するようになっている。ＤＡＴＡＩＮ端子
には、ＧＣＯ１１、ＧＣＯ１２、ＰＤ１３及び識別再生
用Ｄ−ＦＦ１４が接続され、ＤＡＴＡＩＮ端子から入力
された入力データ信号がそれぞれに与えられる。ＤＡＴ
ＡＩＮ端子とＧＣＯ１２との間には、ＩＮＶ１５が介在
され、入力データ信号の立ち上がりによる制御が可能と
なっている。
【００１７】ＧＣＯ１１とＧＣＯ１２とは、全く同じ回
路構成となっており、ＬＰＦ１６またはＬＰＦ１７ａか
ら入力される制御信号により、それぞれの発振周波数は
制御され、出力側に接続されたＮＯＲ回路１８にてそれ
ぞれの信号のビット部分は論理的に加算され、この加算
された信号がクロック信号としてＣＬＫＯＵＴ端子から
出力される。
路構成となっており、ＬＰＦ１６またはＬＰＦ１７ａか
ら入力される制御信号により、それぞれの発振周波数は
制御され、出力側に接続されたＮＯＲ回路１８にてそれ
ぞれの信号のビット部分は論理的に加算され、この加算
された信号がクロック信号としてＣＬＫＯＵＴ端子から
出力される。
【００１８】ＰＤ１３は、ＤＡＴＡＩＮ端子に接続され
るとともに、ＮＯＲ回路１８の出力側にも接続されてお
り、ＤＡＴＡＩＮ端子からの入力データ信号とＮＯＲ回
路１８からのクロック信号との位相を比較して周波数差
を出力すると、この周波数差は、ＬＰＦ１６及びＳＷ１
９を介してＧＣＯ１１及びＧＣＯ１２の制御信号として
供給される。
るとともに、ＮＯＲ回路１８の出力側にも接続されてお
り、ＤＡＴＡＩＮ端子からの入力データ信号とＮＯＲ回
路１８からのクロック信号との位相を比較して周波数差
を出力すると、この周波数差は、ＬＰＦ１６及びＳＷ１
９を介してＧＣＯ１１及びＧＣＯ１２の制御信号として
供給される。
【００１９】従って、ＤＡＴＡＩＮ端子からの入力デー
タ信号に基づいてクロック信号を生成するＧＣＯ１１と
ＧＣＯ１２とは、この意味で、本発明にいうクロック生
成手段に備えられる発振回路を構成している。
タ信号に基づいてクロック信号を生成するＧＣＯ１１と
ＧＣＯ１２とは、この意味で、本発明にいうクロック生
成手段に備えられる発振回路を構成している。
【００２０】また、ＧＣＯ１１及びＧＣＯ１２に制御信
号を供給して発振駆動させるＬＰＦ１６は、この意味
で、本発明にいう駆動手段を構成し、ＧＣＯ１１及びＧ
ＣＯ１２から出力されたクロック信号と入力データ信号
との位相差を検出するＰＤ１３と、この検出された位相
差に基づいてクロック信号を入力データ信号に位相同期
させて制御信号を出力するＬＰＦ１６とは、この意味
で、本発明にいう位相同期制御手段を構成している。
号を供給して発振駆動させるＬＰＦ１６は、この意味
で、本発明にいう駆動手段を構成し、ＧＣＯ１１及びＧ
ＣＯ１２から出力されたクロック信号と入力データ信号
との位相差を検出するＰＤ１３と、この検出された位相
差に基づいてクロック信号を入力データ信号に位相同期
させて制御信号を出力するＬＰＦ１６とは、この意味
で、本発明にいう位相同期制御手段を構成している。
【００２１】ＳＷ１９には、ＧＣＯ１７ｂ、ＰＤ１７ｃ
及びＬＰＦ１７ａを備えるＰＬＬ回路１７が接続されて
おり、基準信号（ＲＥＦＣＬＫ）に位相を同期させつつ
動作し、入力データ信号が断たれているときに制御信号
をＧＣＯ１１及びＧＣＯ１２を供給している。ＧＣＯ１
７ｂは、ＧＣＯ１１及びＧＣＯ１２と同じ回路構成であ
り、このＧＣＯ１７ｂに接続されたＰＤ１７ｃでは、Ｇ
ＣＯ１７ｂからの出力信号とＲＥＦＣＬＫ端子からの基
準信号との位相差を検出し、ＬＰＦ１７ａ及びＳＷ１９
を介してＧＣＯ１１及びＧＣＯ１２に制御信号を供給し
ている。このとき、ＬＰＦ１７ａからの出力信号は、Ｇ
ＣＯ１７ｂにも供給され、フィードバックされている。
及びＬＰＦ１７ａを備えるＰＬＬ回路１７が接続されて
おり、基準信号（ＲＥＦＣＬＫ）に位相を同期させつつ
動作し、入力データ信号が断たれているときに制御信号
をＧＣＯ１１及びＧＣＯ１２を供給している。ＧＣＯ１
７ｂは、ＧＣＯ１１及びＧＣＯ１２と同じ回路構成であ
り、このＧＣＯ１７ｂに接続されたＰＤ１７ｃでは、Ｇ
ＣＯ１７ｂからの出力信号とＲＥＦＣＬＫ端子からの基
準信号との位相差を検出し、ＬＰＦ１７ａ及びＳＷ１９
を介してＧＣＯ１１及びＧＣＯ１２に制御信号を供給し
ている。このとき、ＬＰＦ１７ａからの出力信号は、Ｇ
ＣＯ１７ｂにも供給され、フィードバックされている。
【００２２】従って、ＤＡＴＡＩＮ端子から識別再生用
Ｄ−ＦＦ１４に供給された入力データ信号は、クロック
信号としてのＮＯＲ回路１８からの出力信号によりラッ
チされ、データリタイミングが可能となっている。この
ように、入力データ信号が断たれているとき、制御信号
をＧＣＯ１１及びＧＣＯ１２に供給するＰＬＬ回路１７
は、この意味で、本発明にいう制御信号供給手段を構成
している。
Ｄ−ＦＦ１４に供給された入力データ信号は、クロック
信号としてのＮＯＲ回路１８からの出力信号によりラッ
チされ、データリタイミングが可能となっている。この
ように、入力データ信号が断たれているとき、制御信号
をＧＣＯ１１及びＧＣＯ１２に供給するＰＬＬ回路１７
は、この意味で、本発明にいう制御信号供給手段を構成
している。
【００２３】ここで、入力データ信号の立ち上がり及び
立ち下がりの両エッジによって発信源であるＧＣＯ１１
とＧＣＯ１２とを制御しているとき、入力データ信号に
デューティ劣化が生じると、生成されたＣＬＫ信号にジ
ッタを伴うこととなるため、図２に示すように、デュー
ティ劣化を防止可能な構成とすることも可能である。
立ち下がりの両エッジによって発信源であるＧＣＯ１１
とＧＣＯ１２とを制御しているとき、入力データ信号に
デューティ劣化が生じると、生成されたＣＬＫ信号にジ
ッタを伴うこととなるため、図２に示すように、デュー
ティ劣化を防止可能な構成とすることも可能である。
【００２４】この場合、ＤＡＴＡＩＮ端子とＧＣＯ１１
及びＧＣＯ１２との間には、１／２分周器２０が介在さ
れており、ＧＣＯ１１及びＧＣＯ１２のスタート／スト
ップ切替を行う際、図３に示すように、入力データ信号
の立ち上がりエッジだけに起因した動作となるため、入
力データ信号のデューティに依存することなくクロック
信号を生成することが可能となる。従って、入力データ
信号を分周させる１／２分周器２０は、この意味で、本
発明にいう分周手段を構成している。
及びＧＣＯ１２との間には、１／２分周器２０が介在さ
れており、ＧＣＯ１１及びＧＣＯ１２のスタート／スト
ップ切替を行う際、図３に示すように、入力データ信号
の立ち上がりエッジだけに起因した動作となるため、入
力データ信号のデューティに依存することなくクロック
信号を生成することが可能となる。従って、入力データ
信号を分周させる１／２分周器２０は、この意味で、本
発明にいう分周手段を構成している。
【００２５】次に、本実施形態における位相同期回路の
動作について図４を参照しながら説明する。なお、同図
では、ＤＡＴＡＩＮを入力データ信号とし、この入力Ｎ
ＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）と仮定
する。ＤＡＴＡＩＮ端子から入力データ信号を入力する
と、ＧＣＯ１１は、入力データ信号の立ち上がりエッジ
に基づいて発振動作を開始し、入力データ信号の立ち下
がりエッジに基づいて発振動作を停止する。
動作について図４を参照しながら説明する。なお、同図
では、ＤＡＴＡＩＮを入力データ信号とし、この入力Ｎ
ＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）と仮定
する。ＤＡＴＡＩＮ端子から入力データ信号を入力する
と、ＧＣＯ１１は、入力データ信号の立ち上がりエッジ
に基づいて発振動作を開始し、入力データ信号の立ち下
がりエッジに基づいて発振動作を停止する。
【００２６】一方、ＧＣＯ１２は、入力データ信号の立
ち下がりエッジに基づいて発振動作を開始し、入力デー
タ信号の立ち上がりエッジに基づいて発振動作を停止す
る。従って、入力データ信号がＨｉレベルにあるとき、
ＧＣＯ１１は発振動作を行い、入力データ信号がＬｏレ
ベルにあるとき、ＧＣＯ１２は発振動作を行うこととな
る。
ち下がりエッジに基づいて発振動作を開始し、入力デー
タ信号の立ち上がりエッジに基づいて発振動作を停止す
る。従って、入力データ信号がＨｉレベルにあるとき、
ＧＣＯ１１は発振動作を行い、入力データ信号がＬｏレ
ベルにあるとき、ＧＣＯ１２は発振動作を行うこととな
る。
【００２７】ＧＣＯ１１及びＧＣＯ１２からの出力信号
をＮＯＲ回路１８に入力すると、このＮＯＲ回路１８で
は、これらの出力信号が論理的に加算され、入力データ
に同期したクロック信号がＮＯＲ出力として得られる。
ＰＤ１３は、生成されたクロック信号と入力データ信号
との位相差を検出してＬＰＦ１６に供給すると、このＬ
ＰＦ１６は、高周波成分を除去して制御信号を供給す
る。すると、ＧＣＯ１１及びＧＣＯ１２における発振周
波数と入力データ信号のビットレートとを完全に一致さ
せることができるため、同符号連続に対する同期外れを
防ぎ、ジッタの少ないクロック信号を生成することが可
能となる。
をＮＯＲ回路１８に入力すると、このＮＯＲ回路１８で
は、これらの出力信号が論理的に加算され、入力データ
に同期したクロック信号がＮＯＲ出力として得られる。
ＰＤ１３は、生成されたクロック信号と入力データ信号
との位相差を検出してＬＰＦ１６に供給すると、このＬ
ＰＦ１６は、高周波成分を除去して制御信号を供給す
る。すると、ＧＣＯ１１及びＧＣＯ１２における発振周
波数と入力データ信号のビットレートとを完全に一致さ
せることができるため、同符号連続に対する同期外れを
防ぎ、ジッタの少ないクロック信号を生成することが可
能となる。
【００２８】ここで、バースト信号を受信した場合の動
作について説明する。入力データ信号に無信号区間が続
くと、ＰＤ１３では位相比較が行われないため、ＬＰＦ
１６から制御信号が出力されることはない。この場合、
ＬＰＦ１６からの制御信号だけをＧＣＯ１１及びＧＣＯ
１２に帰還させていると、ＧＣＯ１１とＧＣＯ１２とが
動作状態に設定されないため、バースト信号を入力した
直後にビット誤りを生じてしまう。このビット誤りを防
止するために、ＧＣＯ１７ｂ、ＰＤ１７ｃ及びＬＰＦ１
７ａを備えるＰＬＬ回路１７が設けられており、基準信
号に同期した状態で制御信号を生成している。
作について説明する。入力データ信号に無信号区間が続
くと、ＰＤ１３では位相比較が行われないため、ＬＰＦ
１６から制御信号が出力されることはない。この場合、
ＬＰＦ１６からの制御信号だけをＧＣＯ１１及びＧＣＯ
１２に帰還させていると、ＧＣＯ１１とＧＣＯ１２とが
動作状態に設定されないため、バースト信号を入力した
直後にビット誤りを生じてしまう。このビット誤りを防
止するために、ＧＣＯ１７ｂ、ＰＤ１７ｃ及びＬＰＦ１
７ａを備えるＰＬＬ回路１７が設けられており、基準信
号に同期した状態で制御信号を生成している。
【００２９】入力データ信号が断たれているとき、ＬＰ
Ｆ１７ａから出力される制御信号がＳＷ１９を介してＧ
ＣＯ１１及びＧＣＯ１２に供給されるため、ＧＣＯ１１
とＧＣＯ１２とは動作状態に設定される。入力データ信
号が間欠的に与えられると、ＳＷ１９は、ＬＰＦ１６の
側からＬＰＦ１７ａの側へ切り替えられるため、ＬＰＦ
１６からの出力が制御信号として用いられる。
Ｆ１７ａから出力される制御信号がＳＷ１９を介してＧ
ＣＯ１１及びＧＣＯ１２に供給されるため、ＧＣＯ１１
とＧＣＯ１２とは動作状態に設定される。入力データ信
号が間欠的に与えられると、ＳＷ１９は、ＬＰＦ１６の
側からＬＰＦ１７ａの側へ切り替えられるため、ＬＰＦ
１６からの出力が制御信号として用いられる。
【００３０】このため、バースト信号入力に対する高速
動作が実現され、かつ、このバースト信号を受信してい
る間は、同符号連続に対する同期外れを防ぎ、ジッタの
少ないクロック信号を得ることが可能となる。このよう
に、ＰＤ１３は、ＧＣＯ１１及びＧＣＯ１２にて生成さ
れたクロック信号と入力データ信号との位相差を検出し
てＬＰＦ１６に供給すると、このＬＰＦ１６は、クロッ
ク信号を入力データ信号に位相同期させつつ、制御信号
をＧＣＯ１１及びＧＣＯ１２に供給するため、同符号連
続に対する同期外れを防ぎ、ジッタの少ないクロック信
号を生成することが可能となる。
動作が実現され、かつ、このバースト信号を受信してい
る間は、同符号連続に対する同期外れを防ぎ、ジッタの
少ないクロック信号を得ることが可能となる。このよう
に、ＰＤ１３は、ＧＣＯ１１及びＧＣＯ１２にて生成さ
れたクロック信号と入力データ信号との位相差を検出し
てＬＰＦ１６に供給すると、このＬＰＦ１６は、クロッ
ク信号を入力データ信号に位相同期させつつ、制御信号
をＧＣＯ１１及びＧＣＯ１２に供給するため、同符号連
続に対する同期外れを防ぎ、ジッタの少ないクロック信
号を生成することが可能となる。
【００３１】
【発明の効果】以上説明したように本発明は、同符号連
続のデータ信号が入力された場合等であっても、同期外
れを防止し、ジッタを低減させつつクロック信号を生成
することの可能な位相同期制御装置と方法を提供するこ
とができる。また、無信号区間が続いた後にデータ信号
が入力されてビット誤りが生じるのを防止することがで
きる。
続のデータ信号が入力された場合等であっても、同期外
れを防止し、ジッタを低減させつつクロック信号を生成
することの可能な位相同期制御装置と方法を提供するこ
とができる。また、無信号区間が続いた後にデータ信号
が入力されてビット誤りが生じるのを防止することがで
きる。
【図１】本実施例における位相同期回路の概略構成を示
す回路図である。
す回路図である。
【図２】変形例における位相同期回路の概略構成を示す
回路図である。
回路図である。
【図３】分周された入力データ信号に基づいてクロック
信号を生成する際の信号波形を示す波形図である。
信号を生成する際の信号波形を示す波形図である。
【図４】クロック信号を生成する際の信号波形を示す波
形図である。
形図である。
【図５】従来例における位相同期回路の概略構成を示す
回路図である。
回路図である。
１０ 位相同期回路 １１，１２ ＧＣＯ １３ ＰＤ １４ 識別再生用Ｄ−ＦＦ １５ ＩＮＶ １６ ＬＰＦ １７ ＰＬＬ回路 １８ ＮＯＲ回路 １９ ＳＷ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/033 H03L 7/08 H03L 7/14 H04L 25/40
Claims (4)
- 【請求項１】 ＧＣＯを有し、データ信号に基づいてク
ロック信号を生成可能なクロック生成手段と、上記クロ
ック信号を上記データ信号に位相同期させて制御信号を
生成するとともに、この制御信号を上記クロック生成手
段に供給して位相同期されたクロック信号を出力させる
位相同期制御手段とを具備した位相同期制御装置であっ
て、 上記クロック生成手段のＧＣＯと同じＧＣＯ、及び上記
位相同期制御手段と同じ位相同期制御手段とを有し、基
準クロック信号にもとづいて制御信号を生成するＰＬＬ
回路を備え、上記位相同期制御手段から制御信号が供給
されないとき、上記ＰＬＬ回路が基準クロック信号に基
づいて制御信号を生成し、かつ上記クロック生成手段に
供給して発振駆動させることを特徴とした位相同期制御
装置。 - 【請求項２】 上記請求項１に記載の位相同期制御装置
において、 上記クロック生成手段は、二つのＧＣＯとＮＯＲ回路を有し、 上記データ信号の立ち上がりエッジと一致させて上記二
つのＧＣＯの一方のＧＣＯを立ち上げ、 上記データ信号の立ち下がりエッジと一致させて上記二
つのＧＣＯの他方のＧＣＯを立ち上げ、 かつ、上記二つのＧＣＯからの出力のＮＯＲをとること
によりクロック信号を生成することを特徴とする位相同
期制御装置。 - 【請求項３】 上記請求項１に記載の位相同期制御装置
において、 上記クロック生成手段は、上記データ信号を分周させる
分周手段を備えることを特徴とする位相同期制御装置。 - 【請求項４】 制御信号に基づく所定の位相でクロック
生成手段を発振駆動させ、データ信号に基づいてクロッ
ク信号を生成するとともに、この生成されたクロック信
号を上記データ信号に位相同期させて得られた制御信号
に基づいて上記クロック生成手段を発振駆動させ、位相
同期されたクロック信号を生成し、上 記制御信号を得ら
れないとき、基準クロックに基づいて制御信号を別個に
生成して上記クロック生成手段に供給する位相同期制御
方法であって、 上記クロック生成手段が二つのＧＣＯとＮＯＲ回路を有
し、 上記データ信号の立ち上がりエッジと一致させて上記二
つのＧＣＯの一方のＧＣＯを立ち上げ、 上記データ信号の立ち下がりエッジと一致させて上記二
つのＧＣＯの他方のＧＣＯを立ち上げ、 かつ、上記二つのＧＣＯからの出力のＮＯＲをとること
によりクロック信号を生成することを特徴とする位相同
期制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31509198A JP3219063B2 (ja) | 1998-11-05 | 1998-11-05 | 位相同期制御装置及び位相同期制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31509198A JP3219063B2 (ja) | 1998-11-05 | 1998-11-05 | 位相同期制御装置及び位相同期制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000151724A JP2000151724A (ja) | 2000-05-30 |
| JP3219063B2 true JP3219063B2 (ja) | 2001-10-15 |
Family
ID=18061310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31509198A Expired - Fee Related JP3219063B2 (ja) | 1998-11-05 | 1998-11-05 | 位相同期制御装置及び位相同期制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219063B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4680702B2 (ja) * | 2005-07-08 | 2011-05-11 | 住友電気工業株式会社 | 光信号受信装置 |
| TWI451700B (zh) * | 2011-12-05 | 2014-09-01 | Global Unichip Corp | 時脈資料回復電路 |
-
1998
- 1998-11-05 JP JP31509198A patent/JP3219063B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000151724A (ja) | 2000-05-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
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