JP2715886B2 - 通信装置 - Google Patents
通信装置Info
- Publication number
- JP2715886B2 JP2715886B2 JP5344510A JP34451093A JP2715886B2 JP 2715886 B2 JP2715886 B2 JP 2715886B2 JP 5344510 A JP5344510 A JP 5344510A JP 34451093 A JP34451093 A JP 34451093A JP 2715886 B2 JP2715886 B2 JP 2715886B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- reception
- communication device
- control voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、数Ｍｂｐｓ以上の比
較的高速なデジタル通信を行う通信システムにおけるス
レーブ側通信装置の物理レイヤ機能部における同期装置
に関するものである。
較的高速なデジタル通信を行う通信システムにおけるス
レーブ側通信装置の物理レイヤ機能部における同期装置
に関するものである。
【０００２】
【従来の技術】図６は、従来のスレーブ側の物理レイヤ
機能部におけるクロック系統の回路構成を示すブロック
図である。図６において、通常、ＰＭ（Physical Mediu
m ）サブレイヤ部３０は伝送路のドライバ／レシーバ機
能、伝送符号化／復号化機能及び受信ビットタイミング
抽出機能を持ち、ＴＣ（Transmission Convergence）サ
ブレイヤ部３１はフレームレベルの処理機能及びセルレ
ベルの処理機能を持つ。上記のような機能ブロックを用
いたクロック系統は以下のように動作する。伝送路から
の受信信号は、ドライバ／レシーバ機能部で波形整形及
びデジタル信号への変換が行われ、復号器によって受信
データに復号されると共に、ビットタイミングの抽出が
行われ、ｎＨｚの受信クロックが生成される。受信クロ
ックはＴＣサブレイヤ機能部で使用されると共に、１／
ｋのデバイダ（分周器）を介してアナログＰＬＬ３２へ
入力される。
機能部におけるクロック系統の回路構成を示すブロック
図である。図６において、通常、ＰＭ（Physical Mediu
m ）サブレイヤ部３０は伝送路のドライバ／レシーバ機
能、伝送符号化／復号化機能及び受信ビットタイミング
抽出機能を持ち、ＴＣ（Transmission Convergence）サ
ブレイヤ部３１はフレームレベルの処理機能及びセルレ
ベルの処理機能を持つ。上記のような機能ブロックを用
いたクロック系統は以下のように動作する。伝送路から
の受信信号は、ドライバ／レシーバ機能部で波形整形及
びデジタル信号への変換が行われ、復号器によって受信
データに復号されると共に、ビットタイミングの抽出が
行われ、ｎＨｚの受信クロックが生成される。受信クロ
ックはＴＣサブレイヤ機能部で使用されると共に、１／
ｋのデバイダ（分周器）を介してアナログＰＬＬ３２へ
入力される。
【０００３】アナログＰＬＬの内部では、１／ｋにデバ
イドされた受信クロックとＶＣＯ／ＶＣＸＯの出力のフ
ィードバック信号を同様に１／ｋにデバイドしたクロッ
クを位相比較器によって位相比較し、その結果をあらか
じめ送信クロックの要求仕様に基づいて設計したアクテ
ィブローパスフィルタに入力することにより、ＶＣＯ／
ＶＣＸＯの制御電圧を得る。ＶＣＯ／ＶＣＸＯはこの制
御電圧の高低によって、出力するクロックの周波数を変
化させ、受信クロックに同期したクロックを生成する。
このようにして得られたクロックは送信クロックとし
て、ＰＭサブレイヤ部３０及びＴＣサブレイヤ部３１で
使用され、送信信号はこのクロックを基に生成される。
以上から明らかなように、従来は、受信信号から抽出し
たクロックを受信クロックとし、送信クロックはその受
信クロックに対して常に従属同期するように構成されて
いる。
イドされた受信クロックとＶＣＯ／ＶＣＸＯの出力のフ
ィードバック信号を同様に１／ｋにデバイドしたクロッ
クを位相比較器によって位相比較し、その結果をあらか
じめ送信クロックの要求仕様に基づいて設計したアクテ
ィブローパスフィルタに入力することにより、ＶＣＯ／
ＶＣＸＯの制御電圧を得る。ＶＣＯ／ＶＣＸＯはこの制
御電圧の高低によって、出力するクロックの周波数を変
化させ、受信クロックに同期したクロックを生成する。
このようにして得られたクロックは送信クロックとし
て、ＰＭサブレイヤ部３０及びＴＣサブレイヤ部３１で
使用され、送信信号はこのクロックを基に生成される。
以上から明らかなように、従来は、受信信号から抽出し
たクロックを受信クロックとし、送信クロックはその受
信クロックに対して常に従属同期するように構成されて
いる。
【０００４】
【発明が解決しようとする課題】従来の技術を用いたス
レーブ側の物理レイヤのクロック構成では以下のような
問題点があった。まずスレーブ側の物理レイヤでの問題
点としては、図６において、ＰＭサブレイヤ部３０は伝
送路からの受信信号が無い場合（伝送路は一定レベルを
維持）、受信クロックは生成されず無信号となる。この
ため、位相比較器で位相比較が行えず、この時のＶＣＯ
／ＶＣＸＯの制御電圧は最低（または最高）の値とな
る。よって、この場合の送信クロックは、アナログＰＬ
Ｌとして設計した中心周波数（ｎＨｚ）からずれた周波
数のクロックとなってしまう。また、図６において、伝
送路から受信信号の検出が始まると、ビットタイミング
が抽出されることにより、初めてＰＬＬに対して基準と
なるクロックが入力される。よって、アナログＰＬＬ３
２は、ずれた周波数から周波数同期を取り始める必要が
あり、位相同期も含めたビット同期が確立するまで相当
な時間を要し、その間のビット同期は不安定な状態が続
く。
レーブ側の物理レイヤのクロック構成では以下のような
問題点があった。まずスレーブ側の物理レイヤでの問題
点としては、図６において、ＰＭサブレイヤ部３０は伝
送路からの受信信号が無い場合（伝送路は一定レベルを
維持）、受信クロックは生成されず無信号となる。この
ため、位相比較器で位相比較が行えず、この時のＶＣＯ
／ＶＣＸＯの制御電圧は最低（または最高）の値とな
る。よって、この場合の送信クロックは、アナログＰＬ
Ｌとして設計した中心周波数（ｎＨｚ）からずれた周波
数のクロックとなってしまう。また、図６において、伝
送路から受信信号の検出が始まると、ビットタイミング
が抽出されることにより、初めてＰＬＬに対して基準と
なるクロックが入力される。よって、アナログＰＬＬ３
２は、ずれた周波数から周波数同期を取り始める必要が
あり、位相同期も含めたビット同期が確立するまで相当
な時間を要し、その間のビット同期は不安定な状態が続
く。
【０００５】通信システム上の問題としては、マスタ側
からの送信信号が無い場合、スレーブ側の送信クロック
が中心周波数からずれているため、マスタ側での受信ク
ロックの周波数もずれてしまう。このため、マスタ側の
内部でＰＬＬのカスケード接続を行っている等、微妙な
周波数のずれが影響を与えてしまうようなクロック系統
の構成の場合、スレーブ側から正常な周波数の受信信号
を検出した後、クロック系統全体が正常な周波数で動作
するようになるためには相当な時間を要することにな
る。
からの送信信号が無い場合、スレーブ側の送信クロック
が中心周波数からずれているため、マスタ側での受信ク
ロックの周波数もずれてしまう。このため、マスタ側の
内部でＰＬＬのカスケード接続を行っている等、微妙な
周波数のずれが影響を与えてしまうようなクロック系統
の構成の場合、スレーブ側から正常な周波数の受信信号
を検出した後、クロック系統全体が正常な周波数で動作
するようになるためには相当な時間を要することにな
る。
【０００６】また、送信信号の送出開始後のマスタ側に
おいて、スレーブ側での送信クロックの周波数同期及び
位相同期が確立していない状態での受信信号に対して、
同期を取ることになる。従って、この状態が続くと、マ
スタ側のＴＣサブレイヤ部においてフレーム同期が確立
／喪失を繰り返すことになり、確立と喪失の間隔が長い
（数十ｍｓ以上）場合、上位レイヤに対して物理レイヤ
起動／停止を繰り返し報告してしまい、これを上位レイ
ヤが認識することにより、各種処理モジュールの起動／
停止に関する処理が動作してしまうため、システム全体
の状態遷移に悪影響を及ぼす。この発明は上記したよう
な従来例の問題点を解決し、簡単な構成で、短時間でク
ロック同期を確立することができるクロック同期装置を
備えた通信装置を提供することにある。
おいて、スレーブ側での送信クロックの周波数同期及び
位相同期が確立していない状態での受信信号に対して、
同期を取ることになる。従って、この状態が続くと、マ
スタ側のＴＣサブレイヤ部においてフレーム同期が確立
／喪失を繰り返すことになり、確立と喪失の間隔が長い
（数十ｍｓ以上）場合、上位レイヤに対して物理レイヤ
起動／停止を繰り返し報告してしまい、これを上位レイ
ヤが認識することにより、各種処理モジュールの起動／
停止に関する処理が動作してしまうため、システム全体
の状態遷移に悪影響を及ぼす。この発明は上記したよう
な従来例の問題点を解決し、簡単な構成で、短時間でク
ロック同期を確立することができるクロック同期装置を
備えた通信装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、受信信号から
抽出したクロックに同期するＰＬＬ回路を用いて送信信
号を送出する双方向同時通信装置において、前記クロッ
クと同じ周波数の内部クロック信号を発生する内部クロ
ック発生手段、あるいは、電圧制御発振器（ＶＣＯ）が
クロックと同じ周波数の信号を発生するような制御電圧
を発生する制御電圧発生手段を設け、更に受信信号の有
無を検出する信号検出手段と、受信信号が無いときは内
部クロック信号あるいは、制御電圧発生手段から発生さ
れた制御電圧をＰＬＬ回路に出力する選択手段を備えた
ことを特徴とする。
抽出したクロックに同期するＰＬＬ回路を用いて送信信
号を送出する双方向同時通信装置において、前記クロッ
クと同じ周波数の内部クロック信号を発生する内部クロ
ック発生手段、あるいは、電圧制御発振器（ＶＣＯ）が
クロックと同じ周波数の信号を発生するような制御電圧
を発生する制御電圧発生手段を設け、更に受信信号の有
無を検出する信号検出手段と、受信信号が無いときは内
部クロック信号あるいは、制御電圧発生手段から発生さ
れた制御電圧をＰＬＬ回路に出力する選択手段を備えた
ことを特徴とする。
【０００８】
【作用】この発明は、上記したような手段により、回線
が切断されている、あるいはマスタ側通信装置がダウン
している場合などのＰＬＬ自走時に、送信クロックを生
成するアナログＰＬＬに対して基準となるクロックある
いは制御電圧を供給することにより、自走時でも周波数
同期が取れている、あるいはそれに近い状態にし、さら
に、アナログＰＬＬへの入力クロックを受信クロックへ
切り替える際には、受信クロックが安定した状態で、か
つ周波数同期が取れたままの状態で切り替えることによ
り、物理レイヤでの高速な同期確立が可能となり、双方
向同時通信システム上での上位レイヤの状態遷移への悪
影響を防止できる。
が切断されている、あるいはマスタ側通信装置がダウン
している場合などのＰＬＬ自走時に、送信クロックを生
成するアナログＰＬＬに対して基準となるクロックある
いは制御電圧を供給することにより、自走時でも周波数
同期が取れている、あるいはそれに近い状態にし、さら
に、アナログＰＬＬへの入力クロックを受信クロックへ
切り替える際には、受信クロックが安定した状態で、か
つ周波数同期が取れたままの状態で切り替えることによ
り、物理レイヤでの高速な同期確立が可能となり、双方
向同時通信システム上での上位レイヤの状態遷移への悪
影響を防止できる。
【０００９】
【実施例】以下、本発明を図示した一実施例によって説
明する。図２は本発明を適用したスレーブ側通信装置を
含む通信システムの一例を示すブロック図である。マス
タ側通信装置１は例えばＡＴＭ交換機の加入者回路であ
り、スレーブ側通信装置２は例えばＡＴＭ方式の端末で
ある。マスタ側通信装置の物理レイヤ４は装置内のクロ
ック源５からのクロックに基づき、例えば図４に示すよ
うなフレームを連続して送出する。図４におけるＦはフ
ラグ、Ｐはパリティである。ＭＮＴはメンテナンス情報
であり、自装置のフレーム同期およびセル同期が確立し
たことを示すための情報エリアが用意されている。フレ
ームのペイロード部にはヘッダとペイロードからなるセ
ルが複数個格納される。物理レイヤ４は受信信号を復号
し、受信クロックを抽出して、更にフレーム同期および
セル同期を取り、マスタ側およびスレーブ側のセル同期
が確立されると上位レイヤ３に対して物理レイヤの起動
を報告し、どちらか一方でもセル同期またはフレーム同
期が外れると上位レイヤ３に対して物理レイヤの停止を
報告する。
明する。図２は本発明を適用したスレーブ側通信装置を
含む通信システムの一例を示すブロック図である。マス
タ側通信装置１は例えばＡＴＭ交換機の加入者回路であ
り、スレーブ側通信装置２は例えばＡＴＭ方式の端末で
ある。マスタ側通信装置の物理レイヤ４は装置内のクロ
ック源５からのクロックに基づき、例えば図４に示すよ
うなフレームを連続して送出する。図４におけるＦはフ
ラグ、Ｐはパリティである。ＭＮＴはメンテナンス情報
であり、自装置のフレーム同期およびセル同期が確立し
たことを示すための情報エリアが用意されている。フレ
ームのペイロード部にはヘッダとペイロードからなるセ
ルが複数個格納される。物理レイヤ４は受信信号を復号
し、受信クロックを抽出して、更にフレーム同期および
セル同期を取り、マスタ側およびスレーブ側のセル同期
が確立されると上位レイヤ３に対して物理レイヤの起動
を報告し、どちらか一方でもセル同期またはフレーム同
期が外れると上位レイヤ３に対して物理レイヤの停止を
報告する。
【００１０】スレーブ側通信装置２は、従属同期方式を
取っており、物理レイヤ６は受信信号から抽出したクロ
ックに同期したＰＬＬを用いて送信信号を生成する。ま
たマスタ装置と同様に双方のセル同期が確立されると上
位レイヤ７に対して物理レイヤの起動を報告し、どちら
か一方でもセル同期またはフレーム同期が外れると停止
を報告する。
取っており、物理レイヤ６は受信信号から抽出したクロ
ックに同期したＰＬＬを用いて送信信号を生成する。ま
たマスタ装置と同様に双方のセル同期が確立されると上
位レイヤ７に対して物理レイヤの起動を報告し、どちら
か一方でもセル同期またはフレーム同期が外れると停止
を報告する。
【００１１】図１はこの発明のスレーブ側の物理レイヤ
６の実施例を示すブロック図である。伝送路からの受信
信号は、ＰＭサブレイヤ部１０内のドライバ／レシーバ
１１で波形整形及びデジタル信号への変換が行われ、復
号器１２によって受信データに復号されると共に、ビッ
トタイミングの抽出が行われ、ｎＨｚの受信クロックが
生成される。この受信クロックはＴＣサブレイヤ部１４
で使用されると共に、セレクタ１６の入力信号となる。
６の実施例を示すブロック図である。伝送路からの受信
信号は、ＰＭサブレイヤ部１０内のドライバ／レシーバ
１１で波形整形及びデジタル信号への変換が行われ、復
号器１２によって受信データに復号されると共に、ビッ
トタイミングの抽出が行われ、ｎＨｚの受信クロックが
生成される。この受信クロックはＴＣサブレイヤ部１４
で使用されると共に、セレクタ１６の入力信号となる。
【００１２】セレクタ１６の選択信号は、ＰＭサブレイ
ヤ部１０からの受信信号検出表示信号とＴＣサブレイヤ
部１４からのフレーム同期表示信号との、ＡＮＤ回路１
５による論理積によって生成される。受信信号検出表示
信号は、所定の周期以内で受信側伝送路のレベル変化を
検出した場合に”１”となり、またフレーム同期表示信
号はＴＣサブレイヤ部１４においてフレーム同期が取れ
た場合に”１”となる。従って、選択信号は、伝送路が
接続された場合には、フレーム同期表示信号が”１”に
なって初めて”１”になり、切断時には受信信号検出表
示信号に従って、直ちに”０”になる。セレクタ１６に
おいては、選択信号が”１”の場合には受信クロック
（ｎＨｚ）が、”０”の場合には水晶発振器１７の出力
が選択され、デバイダ１８（１／ｋ）へ出力される。
ヤ部１０からの受信信号検出表示信号とＴＣサブレイヤ
部１４からのフレーム同期表示信号との、ＡＮＤ回路１
５による論理積によって生成される。受信信号検出表示
信号は、所定の周期以内で受信側伝送路のレベル変化を
検出した場合に”１”となり、またフレーム同期表示信
号はＴＣサブレイヤ部１４においてフレーム同期が取れ
た場合に”１”となる。従って、選択信号は、伝送路が
接続された場合には、フレーム同期表示信号が”１”に
なって初めて”１”になり、切断時には受信信号検出表
示信号に従って、直ちに”０”になる。セレクタ１６に
おいては、選択信号が”１”の場合には受信クロック
（ｎＨｚ）が、”０”の場合には水晶発振器１７の出力
が選択され、デバイダ１８（１／ｋ）へ出力される。
【００１３】アナログＰＬＬ１９の内部では、セレクタ
１６からの出力を１／ｋにデバイドしたクロックと、Ｖ
ＣＯ／ＶＣＸＯ２２の出力のフィードバッグ信号を同様
に１／ｋにデバイドしたクロックを位相比較器２０によ
って位相比較し、その結果を予め送信クロックの要求仕
様に基づいて設計したアクティブローパスフィルタ２１
に入力することにより、ＶＣＯ／ＶＣＸＯ２２の制御電
圧を得る。ＶＣＯ／ＶＣＸＯ２２はこの制御電圧の高低
によって、出力するクロックの周波数を変化させ、受信
クロックに同期したクロックを生成する。このようにし
て得られたクロックは送信クロックとして、ＰＭサブレ
イヤ部１０及びＴＣサブレイヤ部１４で使用され、送信
信号がこのクロックを基に生成される。
１６からの出力を１／ｋにデバイドしたクロックと、Ｖ
ＣＯ／ＶＣＸＯ２２の出力のフィードバッグ信号を同様
に１／ｋにデバイドしたクロックを位相比較器２０によ
って位相比較し、その結果を予め送信クロックの要求仕
様に基づいて設計したアクティブローパスフィルタ２１
に入力することにより、ＶＣＯ／ＶＣＸＯ２２の制御電
圧を得る。ＶＣＯ／ＶＣＸＯ２２はこの制御電圧の高低
によって、出力するクロックの周波数を変化させ、受信
クロックに同期したクロックを生成する。このようにし
て得られたクロックは送信クロックとして、ＰＭサブレ
イヤ部１０及びＴＣサブレイヤ部１４で使用され、送信
信号がこのクロックを基に生成される。
【００１４】図３は、伝送路を切断状態から接続状態に
した場合の各部の波形を示す波形図である。伝送路接続
前は受信クロック信号線は無信号状態であり、また、選
択信号も”０”である。従って、セレクタ１６からは、
受信クロックと同じ周波数の信号を発振する水晶発振器
１７の信号が出力され、ＶＣＯ／ＶＣＸＯ２２はこの内
部クロック信号に同期している。伝送路が接続される
と、受信信号検出表示信号が”１”になり、続いてＴＣ
サブレイヤ部１４においてフレーム同期が確立するとフ
レーム同期表示信号が”１”となる。するとＡＮＤゲー
ト１５の出力である選択信号が”１”となり、セレクタ
１６からは内部クロックに代わって受信クロックが出力
される。受信クロックの周波数は内部クロックとほぼ等
しいので、位相同期を取る時間のみで同期が確立する。
した場合の各部の波形を示す波形図である。伝送路接続
前は受信クロック信号線は無信号状態であり、また、選
択信号も”０”である。従って、セレクタ１６からは、
受信クロックと同じ周波数の信号を発振する水晶発振器
１７の信号が出力され、ＶＣＯ／ＶＣＸＯ２２はこの内
部クロック信号に同期している。伝送路が接続される
と、受信信号検出表示信号が”１”になり、続いてＴＣ
サブレイヤ部１４においてフレーム同期が確立するとフ
レーム同期表示信号が”１”となる。するとＡＮＤゲー
ト１５の出力である選択信号が”１”となり、セレクタ
１６からは内部クロックに代わって受信クロックが出力
される。受信クロックの周波数は内部クロックとほぼ等
しいので、位相同期を取る時間のみで同期が確立する。
【００１５】従来例の場合には、図３の最下段に記載し
たように、伝送路接続前には位相比較器２０の片方にク
ロックが入力されないために位相比較が行えず、ＶＣＯ
／ＶＣＸＯ２２の制御電圧が最低（あるいは最高）とな
る。従ってＶＣＯ／ＶＣＸＯの出力周波数は最小（ある
いは最大）となっている。この状態で伝送路が接続さ
れ、受信クロックがＰＬＬに入力されると、周波数がず
れているので、周波数同期を取るために最大数秒の時間
を要する。これに対して本発明の同期装置においては、
伝送路の接続から同期の確立までの時間は最大数ミリ秒
程度で済む。
たように、伝送路接続前には位相比較器２０の片方にク
ロックが入力されないために位相比較が行えず、ＶＣＯ
／ＶＣＸＯ２２の制御電圧が最低（あるいは最高）とな
る。従ってＶＣＯ／ＶＣＸＯの出力周波数は最小（ある
いは最大）となっている。この状態で伝送路が接続さ
れ、受信クロックがＰＬＬに入力されると、周波数がず
れているので、周波数同期を取るために最大数秒の時間
を要する。これに対して本発明の同期装置においては、
伝送路の接続から同期の確立までの時間は最大数ミリ秒
程度で済む。
【００１６】次に、第２の実施例について説明する。図
５は第２の実施例のＰＬＬ回路の一部を示すブロック図
である。第１の実施例（図１）と同様の回路には同じ番
号が付与してある。固定電圧源４０は、ＶＣＯ／ＶＣＸ
Ｏ２２が受信クロックと同じ周波数を発生するような制
御電圧を発生するための高安定度の定電圧発生回路であ
る。アナログスイッチ４１は、ＡＮＤ回路１５から出力
される選択信号により、受信クロックが存在する場合に
はアクティブローパスフィルタから出力される制御電圧
を出力し、受信クロックが無い場合には固定電圧源４０
からの制御電圧を出力する。このような構成により、例
えば回線切断時等においてもＶＣＯ／ＶＣＸＯ２２は受
信クロックと同じ周波数に保持されており、受信クロッ
クが供給されると、直ちに同期を確立するこことが可能
となる。なお切り替え時にローパスフィルタの出力電圧
を同期時の値に近づけておくために、選択信号により位
相比較器を制御して、受信クロックが無い場合に位相比
較器から位相が同期している状態の信号を出力させるよ
うにしてもよい。
５は第２の実施例のＰＬＬ回路の一部を示すブロック図
である。第１の実施例（図１）と同様の回路には同じ番
号が付与してある。固定電圧源４０は、ＶＣＯ／ＶＣＸ
Ｏ２２が受信クロックと同じ周波数を発生するような制
御電圧を発生するための高安定度の定電圧発生回路であ
る。アナログスイッチ４１は、ＡＮＤ回路１５から出力
される選択信号により、受信クロックが存在する場合に
はアクティブローパスフィルタから出力される制御電圧
を出力し、受信クロックが無い場合には固定電圧源４０
からの制御電圧を出力する。このような構成により、例
えば回線切断時等においてもＶＣＯ／ＶＣＸＯ２２は受
信クロックと同じ周波数に保持されており、受信クロッ
クが供給されると、直ちに同期を確立するこことが可能
となる。なお切り替え時にローパスフィルタの出力電圧
を同期時の値に近づけておくために、選択信号により位
相比較器を制御して、受信クロックが無い場合に位相比
較器から位相が同期している状態の信号を出力させるよ
うにしてもよい。
【００１７】以上、実施例を説明したが、ＰＬＬ回路と
しては、アナログ方式のものに限らずデジタルＰＬＬ回
路であっても、本発明は同様に実施可能である。また、
本発明は、従属同期方式の通信装置であれば、ＡＴＭ交
換方式の端末に限らず、任意のシステムのデジタル通信
装置に適用可能である。
しては、アナログ方式のものに限らずデジタルＰＬＬ回
路であっても、本発明は同様に実施可能である。また、
本発明は、従属同期方式の通信装置であれば、ＡＴＭ交
換方式の端末に限らず、任意のシステムのデジタル通信
装置に適用可能である。
【００１８】
【発明の効果】スレーブ側の物理レイヤでの効果として
は、自走時において、アナログＰＬＬに位相比較の基準
となるクロックを入力することにより、アナログＰＬＬ
の周波数同期が外れないようにできるため、自走時の送
信クロックも高精度な中心周波数のクロックとなる。従
って、受信伝送路のみが切断した場合、あるいは試験等
でスレーブ側装置を単独で動作させた場合にも正確な周
波数でデータを送信することが可能である。また、アナ
ログＰＬＬへの入力クロックを 受信クロックに切り替
える際、アナログＰＬＬは自走時に既に周波数同期が取
れているため、位相同期だけ確立すればよいことから、
ビット同期の確立が早い。
は、自走時において、アナログＰＬＬに位相比較の基準
となるクロックを入力することにより、アナログＰＬＬ
の周波数同期が外れないようにできるため、自走時の送
信クロックも高精度な中心周波数のクロックとなる。従
って、受信伝送路のみが切断した場合、あるいは試験等
でスレーブ側装置を単独で動作させた場合にも正確な周
波数でデータを送信することが可能である。また、アナ
ログＰＬＬへの入力クロックを 受信クロックに切り替
える際、アナログＰＬＬは自走時に既に周波数同期が取
れているため、位相同期だけ確立すればよいことから、
ビット同期の確立が早い。
【００１９】通信システム上の効果としては、スレーブ
側での自走時の送信クロックが受信クロックと同じ周波
数であるため、マスタ側のクロック系統は、常に正常な
周波数のクロックで動作できる。また、マスタ側におい
ても、スレーブ側のクロック切り替え時に位相同期だけ
取ればよいため、上位レイヤに影響を与える程長い間隔
でのフレーム同期の確立／喪失を繰り返すことを防止で
きる。更に、内部クロックに切り替える構成において
は、既存のＰＬＬ集積回路をそのまま利用可能であり、
簡単かつ安価に本発明は実施可能である。
側での自走時の送信クロックが受信クロックと同じ周波
数であるため、マスタ側のクロック系統は、常に正常な
周波数のクロックで動作できる。また、マスタ側におい
ても、スレーブ側のクロック切り替え時に位相同期だけ
取ればよいため、上位レイヤに影響を与える程長い間隔
でのフレーム同期の確立／喪失を繰り返すことを防止で
きる。更に、内部クロックに切り替える構成において
は、既存のＰＬＬ集積回路をそのまま利用可能であり、
簡単かつ安価に本発明は実施可能である。
【図１】本発明のスレーブ側物理レイヤ６の構成を示す
ブロック図である。
ブロック図である。
【図２】本発明の装置を含む通信システムの一例を示す
ブロック図である。
ブロック図である。
【図３】伝送路を接続した場合の各部の波形を示す波形
図である。
図である。
【図４】信号のフォーマットを示す説明図である。
【図５】第２の実施例のＰＬＬ回路の主要部を示すブロ
ック図である。
ック図である。
【図６】従来のクロック系統の回路構成を示すブロック
図である。
図である。
１…マスタ側通信装置、２…スレーブ側通信装置、３、
７…上位レイヤ、４、６…物理レイヤ、５…クロック
源、８、９…伝送路、１０…ＰＭサブレイヤ部、１１…
ドライバ／レシーバ、１２…復号器、１３…符号器、１
４…ＴＣサブレイヤ部、１５…ＡＮＤ回路、１６…セレ
クタ、１７…水晶発振器、１８、２３…デバイダ、１９
…アナログＰＬＬ、２０…位相比較器、２１…アクティ
ブローパスフィルタ、２２…ＶＣＯ／ＶＣＸＯ
７…上位レイヤ、４、６…物理レイヤ、５…クロック
源、８、９…伝送路、１０…ＰＭサブレイヤ部、１１…
ドライバ／レシーバ、１２…復号器、１３…符号器、１
４…ＴＣサブレイヤ部、１５…ＡＮＤ回路、１６…セレ
クタ、１７…水晶発振器、１８、２３…デバイダ、１９
…アナログＰＬＬ、２０…位相比較器、２１…アクティ
ブローパスフィルタ、２２…ＶＣＯ／ＶＣＸＯ
Claims (3)
- 【請求項１】受信信号から抽出したクロックに同期する
ＰＬＬ回路を用いて送信信号を送出する双方向同時通信
装置において、 前記クロックと同じ周波数の内部クロック信号を発生す
る内部クロック発生手段と、 受信信号の有無を検出する信号検出手段と、 信号検出手段の出力に応じて、受信信号がある時は受信
信号から抽出したクロック信号を、受信信号が無いとき
は内部クロック信号を選択してＰＬＬ回路に出力する選
択手段を備えたことを特徴とする通信装置。 - 【請求項２】受信信号から抽出したクロックに同期する
ＰＬＬ回路を用いて送信信号を送出する双方向同時通信
装置において、 前記ＰＬＬ回路は、電圧制御発振器を含み、更に該電圧
制御発振器が前記クロックと同じ周波数の信号を発生す
るような内部制御電圧を発生する制御電圧発生手段と、 受信信号の有無を検出する信号検出手段と、 信号検出手段の出力に応じて、受信信号が無いときは内
部制御電圧を選択して電圧制御発振器に出力する選択手
段を備えたことを特徴とする通信装置。 - 【請求項３】前記信号検出手段は、所定の周期以内で受
信側伝送路のレベル変化を検出した場合に”１”となる
受信信号検出表示信号およびフレーム同期が取れた場合
に”１”となるフレーム同期表示信号の論理積により検
出信号を生成することを特徴とする請求項１あるいは２
に記載の通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344510A JP2715886B2 (ja) | 1993-12-20 | 1993-12-20 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344510A JP2715886B2 (ja) | 1993-12-20 | 1993-12-20 | 通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177135A JPH07177135A (ja) | 1995-07-14 |
| JP2715886B2 true JP2715886B2 (ja) | 1998-02-18 |
Family
ID=18369835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5344510A Expired - Fee Related JP2715886B2 (ja) | 1993-12-20 | 1993-12-20 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715886B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849222B1 (ko) * | 2006-04-10 | 2008-07-31 | 삼성전자주식회사 | 직렬 전송 방식에 사용되는 전송주파수 제어 방법, 이를기록한 기록매체 및 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01164142A (ja) * | 1987-12-19 | 1989-06-28 | Fujitsu Ltd | クロック同期方式 |
| JPH01180151A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | 自走周波数安定度補償式ｐｌｌ回路 |
| JPH0344131A (ja) * | 1989-07-11 | 1991-02-26 | Nec Eng Ltd | 同期通信方式 |
-
1993
- 1993-12-20 JP JP5344510A patent/JP2715886B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07177135A (ja) | 1995-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7027544B2 (en) | Data clocked recovery circuit | |
| JPH0642663B2 (ja) | ディジタル通信方式の中間中継局 | |
| US4661965A (en) | Timing recovery circuit for manchester coded data | |
| US6934347B2 (en) | Method for recovering a clock signal in a telecommunications system and circuit thereof | |
| JP2715886B2 (ja) | 通信装置 | |
| US5418496A (en) | Serial data clock recovery circuit using dual oscillator circuit | |
| US20040145400A1 (en) | Method for generating an internal clock pulse in an electric circuit and a corresponding electric circuit comprising a central clock-pulse generator | |
| US7010077B1 (en) | Gated clock recovery circuit | |
| JPS63204837A (ja) | 同期装置 | |
| JP3253514B2 (ja) | Ｐｌｌ回路におけるクロック生成回路 | |
| JPH03195144A (ja) | リング型ローカルエリアネットワークのクロック同期装置 | |
| JP3219063B2 (ja) | 位相同期制御装置及び位相同期制御方法 | |
| KR20000056356A (ko) | 데이터/클럭 복원 회로 | |
| JP2988410B2 (ja) | クロック同期化システム | |
| JPS61259357A (ja) | 共通バス制御方式 | |
| JPH03190336A (ja) | 伝送受信同期回路方式 | |
| EP0868783B1 (en) | Procedure and circuit for holding lock state in a digital pll | |
| JPH05284017A (ja) | Ｐｌｌ回路 | |
| JP3171983B2 (ja) | 光受信装置 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JPH01314447A (ja) | ヒットレス切替制御回路 | |
| JPH05300008A (ja) | Ｐｌｌ回路 | |
| JPH03286643A (ja) | ループ型ネットワークの網同期方法 | |
| JP2000022673A (ja) | 時分割方向制御伝送送受信装置 | |
| JPH05103276A (ja) | 受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |