JPH05300008A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力信号の位相に同期してクロック信号を出
力するＰＬＬ回路に関し、同期応答を速くして回路動作
の高速化を図ることを目的とする。 【構成】 位相一致検出手段２が、現在同期している入
力信号の位相と、次に同期すべき入力信号の位相との一
致を検出し、位相一致検出手段２が位相一致を検出した
とき、作動許可手段３が切替え手段１に作動許可を与え
る。これにより、切替え手段１は、ＰＬＬ回路の位相検
波器（ＰＤ）に出力する信号を、現在同期している入力
信号から、次に同期すべき入力信号に切り替える。切替
え手段１がこの切替えを実行するタイミングは、現在同
期している入力信号の位相と、次に同期すべき入力信号
の位相とが一致した時点であるから、ＰＬＬ回路では同
期ハズレを生じることがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力信号の位相に同期し
てクロック信号を出力するＰＬＬ回路に関し、特にホッ
トスタンバイの予備回線を有する無線装置における予備
回線等に用いられるＰＬＬ回路に関する。

【０００２】一般に、回線切換制御が行われる無線装置
においては、現用回線に並行して予備回線が設けられ、
現用回線が中継装置の故障等で障害となった場合に予備
回線に自動的に切替えられ、伝送区間の信頼度の向上が
図られている。

【０００３】

【従来の技術】従来、回線切換制御が行われる無線装置
の予備回線では、パイロット信号が常時流されていて、
予備回線に障害がないことを確認するようになってい
る。そして、現用回線に障害等が発生すると、直ちに、
その現用回線から予備回線に切替えが行われる。その
際、新たに予備回線から現用回線に切替えられる回線で
は、クロック信号の周波数がパイロット信号の周波数か
ら現用回線のクロック周波数に切替えられる。

【０００４】図６は、従来の予備回線におけるクロック
信号の発生回路であるＰＬＬ（phase-locked loop ）回
路を示す。すなわち、ＰＬＬ回路は、位相検波器（Ｐ
Ｄ：phase detector）６１と、ローパスフィルタ（ＬＰ
Ｆ：low pass filter ）６２と、電圧制御発振器（ＶＣ
Ｏ：voltage-controlled oscillator ）６３とで構成さ
れるループからなり、位相検波器（ＰＤ）６１にはスイ
ッチ（ＳＷ）６４から基準周波数信号が入力する。スイ
ッチ（ＳＷ）６４は、切替命令により、位相検波器（Ｐ
Ｄ）６１に出力する信号を、パイロット信号（周波数ｆ
１）から新たな現用回線のクロック信号（周波数ｆ２）
に切替える。この周波数ｆ１および周波数ｆ２は、この
無線装置が階層的多重化構成を有したＰＣＭ通信用であ
る場合には、同一次群に属する周波数である。

【０００５】

【発明が解決しようとする課題】しかし、こうした従来
のＰＬＬ回路においては、任意のタイミングでスイッチ
（ＳＷ）６４を作動させて周波数の切替えを行うと、同
期ハズレを発生させてしまうという問題があった。これ
を図７を参照して説明する。

【０００６】図７は、スイッチ（ＳＷ）６４が切替命令
により、パイロット信号（以下、「ｆ１信号」と呼ぶ）
から新たな現用回線のクロック信号（以下、「ｆ２信
号」と呼ぶ）に切替えたときに、ＰＬＬ回路の各部に発
生する信号の様子を示す応答タイミングチャートであ
る。図中（Ａ）は、位相検波器（ＰＤ）６１から出力さ
れる周波数制御信号を示し（ｆ１＞ｆ２の場合）、
（Ｂ）は、切替命令の発生タイミングを示し（切替命令
の発生時に高レベル）、（Ｃ）は、ｆ１信号の波形を示
し、（Ｄ）は、ｆ２信号の波形を示し、（Ｅ）は、スイ
ッチ（ＳＷ）６４からの出力信号の波形を示す。

【０００７】すなわち、切替命令により、ｆ１信号から
ｆ２信号に切替えられた直後に、位相検波器（ＰＤ）６
１からの周波数制御信号が大きく変動してしまう〔図７
（Ａ）のＡ１〕。これは、切替命令を任意のタイミング
で発生させた場合、ｆ１信号とｆ２信号との位相差が大
きくなることがあることに伴うものであり、ＰＬＬ回路
での位相同期が一瞬外れたり、同期応答が長くなる場合
が発生して回路動作の高速化を阻害する一要因となって
いた。

【０００８】また、ｆ１信号からｆ２信号に、図７
（Ｃ）の切替命令の発生タイミングで切り替えた場合に
は、図７（Ｅ）に示すように、クロックパルスＥ１が１
つ余分に増えてしまう問題も発生する。

【０００９】本発明はこのような点に鑑みてなされたも
のであり、同期応答を速くして回路動作の高速化を図っ
たＰＬＬ回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】図１は、上記目的を達成
するために提案された本発明の原理を説明する図であ
る。すなわち、本発明のＰＬＬ回路は、同期すべき入力
信号を切り替える切替え手段１と、現在同期している入
力信号の位相と、次に同期すべき入力信号の位相との一
致を検出する位相一致検出手段２と、位相一致検出手段
２が位相一致を検出したとき、切替え手段１の作動を許
可する作動許可手段３とを備える。

【００１１】

【作用】したがって、図１において、位相一致検出手段
２が、現在同期している入力信号の位相と、次に同期す
べき入力信号の位相との一致を検出し、位相一致検出手
段２が位相一致を検出したとき、作動許可手段３が切替
え手段１に作動許可を与える。

【００１２】これにより、切替え手段１は、ＰＬＬ回路
の位相検波器（ＰＤ）に出力する信号を、現在同期して
いる入力信号から、次に同期すべき入力信号に切り替え
る。切替え手段１がこの切替えを実行するタイミング
は、現在同期している入力信号の位相と、次に同期すべ
き入力信号の位相とが一致した時点であるから、ＰＬＬ
回路では同期ハズレを生じることがなく、したがって、
同期応答が速くなり回路動作の高速化が図れる。

【００１３】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図２は本発明の実施例であるＰＬＬ回路のブロ
ック図である。すなわち、ＰＬＬ回路は、位相検波器
（ＰＤ）１１と、ローパスフィルタ（ＬＰＦ）１２と、
電圧制御発振器（ＶＣＯ）１３とで構成されるループか
らなり、位相検波器（ＰＤ）１１にはスイッチ（ＳＷ）
１４から基準周波数信号が入力する。スイッチ（ＳＷ）
１４には、パイロット信号（周波数ｆ１、以下「ｆ１信
号」と呼ぶ）と新たな現用回線のクロック信号（周波数
ｆ２、以下「ｆ２信号」と呼ぶ）とが入力するととも
に、位相変化点検出器（ＰＣＤ：phase change detecto
r ）１５からの切替えタイミング信号が入力する。

【００１４】位相変化点検出器（ＰＣＤ）１５には、ｆ
１信号とｆ２信号とが入力するとともに、切替命令が入
力する。図３は位相変化点検出器（ＰＣＤ）１５の内部
構成を示すブロック図である。Ｑ１〜Ｑ４およびＱ６は
Ｄフリップフロップ（以下、「ＦＦ」と呼ぶ）であり、
Ｑ５は排他的ＯＲ回路（以下、「ＥｘＯＲ」と呼ぶ）で
ある。ｆ１信号がＦＦＱ１のクロック端子（ＣＬＫ）に
入力し、ｆ２信号がＦＦＱ２のクロック端子（ＣＬＫ）
に入力し、切替命令がＦＦＱ６のＤ端子に入力する。Ｆ
ＦＱ１において、Ｑ（バー）端子はＤ端子に接続され、
Ｑ端子はＦＦＱ３のＤ端子に接続される。ＦＦＱ２にお
いて、Ｑ（バー）端子はＤ端子に接続され、Ｑ端子はＦ
ＦＱ３のクロック端子（ＣＬＫ）およびＦＦＱ４のクロ
ック端子（ＣＬＫ）に接続される。ＦＦＱ３のＱ端子は
ＦＦＱ４のＤ端子およびＥｘＯＲＱ５の入力端子に接続
される。ＥｘＯＲＱ５のもう一方の入力端子にはＦＦＱ
４のＱ端子が接続され、ＥｘＯＲＱ５の出力端子はＦＦ
Ｑ６のクロック端子（ＣＬＫ）に接続される。ＦＦＱ６
のＱ端子出力が図２のスイッチ（ＳＷ）１４に送られ
る。

【００１５】以上のように構成される位相変化点検出器
（ＰＣＤ）１５の各部における信号の様子を図４のタイ
ミングチャートを参照して説明する。図４の（Ａ）は、
ＦＦＱ１のクロック端子に入力するｆ１信号の波形を示
し、（Ｂ）は、ＦＦＱ１のＱ端子出力の波形を示し、
（Ｃ）は、ＦＦＱ２のクロック端子に入力するｆ２信号
の波形を示し、（Ｄ）は、ＦＦＱ２のＱ端子出力の波形
を示す。なお、図では、周波数ｆ１が周波数ｆ２よりも
大きい場合で示す。

【００１６】さらに、図４の（Ｅ）は、ＦＦＱ３のＱ端
子出力の波形を示し、（Ｆ）は、ＦＦＱ４のＱ端子出力
の波形を示し、（Ｇ）は、ＥｘＯＲＱ５の出力の波形を
示し、（Ｈ）は、ＦＦＱ６のＤ端子に入力する切替命令
の波形を示し、（Ｉ）は、ＦＦＱ６のＱ端子出力の波形
を示す。

【００１７】すなわち、ＦＦＱ３は、図４（Ｅ）に示す
ように、ｆ１信号の立ち上がり時点とｆ２信号の立ち上
がり時点とが一致すると「１」信号を出力する。ＦＦＱ
６は、それまでに切替命令が「１」になっていれば〔図
４（Ｈ）〕、ＦＦＱ３の「１」信号出力と同時に「１」
信号を出力する〔図４（Ｉ）〕。なお、ＦＦＱ４は、立
ち上がり一致検出時には必ず１クロック前のＦＦＱ３の
出力と検出状態とを比較して、信号が反転していること
を着目して検出を行うために１クロック前のＦＦＱ３の
出力を記憶する。図４ではＦＦＱ３は切替命令の直前ま
で「０」信号を出力し、切替命令を検出した瞬間に
「１」信号を出力する。

【００１８】以上のように、切替命令が「１」信号にな
り、「１」信号が継続している間に、ｆ１信号の立ち上
がり時点とｆ２信号の立ち上がり時点とが一致したとき
に初めて、位相変化点検出器（ＰＣＤ）１５からスイッ
チ（ＳＷ）１４に切替えタイミング信号が出力される。
したがって、位相検波器（ＰＤ）１１では、切替え時点
で、現在のｆ１信号の位相と次のｆ２信号の位相とが一
致しているので、同期ハズレが発生しない。

【００１９】図５は本実施例のＰＬＬ回路の各部に発生
する信号の様子を示す応答タイミングチャートである。
図中（Ａ）は切替命令を示し、（Ｂ）は位相変化点検出
器（ＰＣＤ）１５の出力を示し、（Ｃ）は、位相検波器
（ＰＤ）１１から出力される周波数制御信号を示す。

【００２０】すなわち、切替命令出力後、位相変化点検
出器（ＰＣＤ）１５から「１」信号が出力されると、位
相検波器（ＰＤ）１１からの周波数制御信号は、図５
（Ｃ）に示すように、同期ハズレを生じることなく、周
波数ｆ１から周波数ｆ２へ滑らかに変化する。この場
合、図７（Ｅ）に示すような従来のクロックパルスの増
加も発生しない。

【００２１】この滑らかな変化により、周波数切替えに
伴う再同期時間〔図７（Ａ）のＡ１〕が短縮され、ＰＬ
Ｌ回路のループ動作の高速化が可能となる。なお、周波
数ｆ１および周波数ｆ２は、無線装置が階層的多重化構
成を有したＰＣＭ通信用である場合には、同一次群に属
する周波数であり、したがって、周波数差が１００Ｈｚ
〜数ｋＨｚである。そのため、周波数ｆ１と周波数ｆ２
とは、１ｍｓ〜１０ｍｓ以内に位相が一致する。一方、
位相変化点検出器（ＰＣＤ）１５が位相一致を検出する
までに４クロックの遅れが生じるが、この間にずれる位
相差は、周波数ｆ１および周波数ｆ２の具体的な周波数
が数ＭＨｚ〜１００ＭＨｚであるので、全く問題になら
ない。

【００２２】

【発明の効果】以上説明したように本発明では、現在同
期している入力信号の位相と、次に同期すべき入力信号
の位相との一致を検出した時点で、ＰＬＬ回路の位相検
波器（ＰＤ）に、次に同期すべき入力信号を出力する。
これにより、ＰＬＬ回路では同期ハズレを生じることが
なく、したがって、同期応答が速くなり回路動作の高速
化が図れる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例であるＰＬＬ回路のブロック図
である。

【図３】位相変化点検出器（ＰＣＤ）の内部構成を示す
ブロック図である。

【図４】位相変化点検出器（ＰＣＤ）の各部における信
号の様子を示すタイミングチャートである。

【図５】本実施例のＰＬＬ回路の各部に発生する信号の
様子を示す応答タイミングチャートである。

【図６】従来の予備回線におけるクロック信号の発生回
路であるＰＬＬ回路を示す図である。

【図７】従来のＰＬＬ回路の各部に発生する信号の様子
を示す応答タイミングチャートである。

【符号の説明】

１ 切替え手段 ２ 位相一致検出手段 ３ 作動許可手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/033

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号の位相に同期してクロック信号
   を出力するＰＬＬ回路において、 同期すべき入力信号を切り替える切替え手段（１）と、 現在同期している入力信号の位相と、次に同期すべき入
   力信号の位相との一致を検出する位相一致検出手段
   （２）と、 前記位相一致検出手段（２）が位相一致を検出したと
   き、前記切替え手段（１）の作動を許可する作動許可手
   段（３）と、 を有することを特徴とするＰＬＬ回路。
2. 【請求項２】 前記位相一致検出手段（２）は、現在同
   期している入力信号の立ち上がり時点と、次に同期すべ
   き入力信号の立ち上がり時点との一致を検出することに
   より、両位相の一致を検出するように構成したことを特
   徴とする請求項１記載のＰＬＬ回路。
3. 【請求項３】 前記作動許可手段（３）は、同期すべき
   入力信号を切り替える切替え命令を受けた後、前記位相
   一致検出手段（２）が位相一致を検出したとき、前記切
   替え手段（１）の作動を許可するように構成したことを
   特徴とする請求項１記載のＰＬＬ回路。