JPH07162403A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH07162403A JPH07162403A JP5311811A JP31181193A JPH07162403A JP H07162403 A JPH07162403 A JP H07162403A JP 5311811 A JP5311811 A JP 5311811A JP 31181193 A JP31181193 A JP 31181193A JP H07162403 A JPH07162403 A JP H07162403A
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- JP
- Japan
- Prior art keywords
- signal
- phase
- data
- circuit
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】比較信号を基準クロックとした状態から、デー
タ信号入力時はデータ信号に切替えて位相同期信号を出
力するＰＬＬにおいて切替時の位相引込み時間を短かく
する。 【構成】データ信号１０１の入力がない時は、基準クロ
ック１０２を比較信号としている。データ信号１０１が
入力されるとデータ認識回路１はデータ認識信号を出力
し、微分回路６はこの立上がりで微分パルス信号１０４
を出力する。ＶＣＯ５はセット機能付きの電圧制御発振
器である。比較信号はデータ認識信号によりデータ信号
１０１に切替わり、ＶＣＯ５は微分パルス信号１０４に
より出力信号１０３の位相を瞬間的にデータ信号の位相
と同期した状態にセットする。
タ信号入力時はデータ信号に切替えて位相同期信号を出
力するＰＬＬにおいて切替時の位相引込み時間を短かく
する。 【構成】データ信号１０１の入力がない時は、基準クロ
ック１０２を比較信号としている。データ信号１０１が
入力されるとデータ認識回路１はデータ認識信号を出力
し、微分回路６はこの立上がりで微分パルス信号１０４
を出力する。ＶＣＯ５はセット機能付きの電圧制御発振
器である。比較信号はデータ認識信号によりデータ信号
１０１に切替わり、ＶＣＯ５は微分パルス信号１０４に
より出力信号１０３の位相を瞬間的にデータ信号の位相
と同期した状態にセットする。
Description
【０００１】
【産業上の利用分野】本発明は位相同期ループ回路に関
し、特に時分割多重化装置などの内部ビット同期用の位
相同期ループ回路に関する。
し、特に時分割多重化装置などの内部ビット同期用の位
相同期ループ回路に関する。
【０００２】
【従来の技術】従来、この種の位相同期ループ（ＰＬ
Ｌ）は、バースト的に入力されるデータ信号のビット同
期をとるためのもので、常時は局内で生成された基準ク
ロックを入力しこれと位相同期したクロックを出力する
が、データ信号の入力時は、基準クロックを切替えてこ
のデータ信号に位相同期したクロックを出力する。各局
の基準クロックは局間の伝送同期網で少なくとも周波数
同期がとられているので、この基準クロックとデータ信
号とは周波数的には同期している。しかし位相的には局
内伝送路の遅延あるいはジッタ混入などで完全なビット
同期の状態にはない。従って、データ信号と完全にビッ
ト同期したクロックを得るために本位相同期ループが用
いられる。
Ｌ）は、バースト的に入力されるデータ信号のビット同
期をとるためのもので、常時は局内で生成された基準ク
ロックを入力しこれと位相同期したクロックを出力する
が、データ信号の入力時は、基準クロックを切替えてこ
のデータ信号に位相同期したクロックを出力する。各局
の基準クロックは局間の伝送同期網で少なくとも周波数
同期がとられているので、この基準クロックとデータ信
号とは周波数的には同期している。しかし位相的には局
内伝送路の遅延あるいはジッタ混入などで完全なビット
同期の状態にはない。従って、データ信号と完全にビッ
ト同期したクロックを得るために本位相同期ループが用
いられる。
【０００３】図３は従来例の位相同期ループのブロック
図である。
図である。
【０００４】データ信号１０１を受信し、その入力即
ち、論理値１，０のパルスの入力を認識した時に論理値
０から１に変化する出力信号を出力するデータ認識回路
１と、基準クロック１０２とデータ信号１０１とを入力
し、データ認識回路１の出力信号によりデータ信号１０
１側を選択して出力するセレクタ回路２と、セレクタ回
路２の出力信号とＶＣＯ７の出力信号１０３とを入力
し、この両者の位相差を検出する位相比較回路３と、位
相比較回路３の出力信号の低周波分を抽出してＶＣＯ７
の位相制御信号１０５として出力するＬＰＦと、位相制
御信号１０５により発振周波数を変化させて制御し、セ
レクタ回路２の出力信号と位相同期した出力信号１０３
を出力するＶＣＯ７とで構成されている。データ信号１
０１の入力がない時は、セレクタ回路２は基準クロック
１０２を選択しているので、ＶＣＯ７はこれと位相同期
した出力信号１０３を出力している。次にデータ信号１
０１が入力された時は、セレクタ回路２はデータ信号１
０１を選択するので、ＶＣＯ７は所定の引込み時間を経
てこれと位相同期した出力信号１０３を出力する。
ち、論理値１，０のパルスの入力を認識した時に論理値
０から１に変化する出力信号を出力するデータ認識回路
１と、基準クロック１０２とデータ信号１０１とを入力
し、データ認識回路１の出力信号によりデータ信号１０
１側を選択して出力するセレクタ回路２と、セレクタ回
路２の出力信号とＶＣＯ７の出力信号１０３とを入力
し、この両者の位相差を検出する位相比較回路３と、位
相比較回路３の出力信号の低周波分を抽出してＶＣＯ７
の位相制御信号１０５として出力するＬＰＦと、位相制
御信号１０５により発振周波数を変化させて制御し、セ
レクタ回路２の出力信号と位相同期した出力信号１０３
を出力するＶＣＯ７とで構成されている。データ信号１
０１の入力がない時は、セレクタ回路２は基準クロック
１０２を選択しているので、ＶＣＯ７はこれと位相同期
した出力信号１０３を出力している。次にデータ信号１
０１が入力された時は、セレクタ回路２はデータ信号１
０１を選択するので、ＶＣＯ７は所定の引込み時間を経
てこれと位相同期した出力信号１０３を出力する。
【０００５】
【発明が解決しようとする課題】このように従来例にお
いては、データ信号の入力時に比較信号を基準クロック
からデータ信号に切替えるが、通常この両者間には位相
差があるので、この位相差をなくすためにＶＣＯは発振
周波数を変化させ位相を合わせて行くことになる。従っ
てこの為の待ち時間、また制御系の時定数などのために
引込み時間が必要となる問題がある。この引込み時間中
の出力信号は、位相同期の状態にないので、例えば受信
信号の抽出の際には頭出し部分の信号が抽出できないな
どの問題が発生する。
いては、データ信号の入力時に比較信号を基準クロック
からデータ信号に切替えるが、通常この両者間には位相
差があるので、この位相差をなくすためにＶＣＯは発振
周波数を変化させ位相を合わせて行くことになる。従っ
てこの為の待ち時間、また制御系の時定数などのために
引込み時間が必要となる問題がある。この引込み時間中
の出力信号は、位相同期の状態にないので、例えば受信
信号の抽出の際には頭出し部分の信号が抽出できないな
どの問題が発生する。
【０００６】
【課題を解決するための手段】本発明による位相同期ル
ープ回路は、伝送路より受信するデータ信号の入力を認
識するデータ認識回路と、前記データ認識回路の出力信
号の立上りで微分パルスを出力する微分回路と、位相制
御信号により発振出力の周波数が変化しかつ前記微分パ
ルスにより発振出力の位相がセットされるセット機能付
きの電圧制御発振器（ＶＣＯ）と、前記データ信号と自
局で生成されて前記データ信号と周波数が同期している
基準クロックとを入力し前記データ認識回路の出力信号
により前記データ信号側を選択し出力するセレクタと、
前記セレクタの出力信号と前記ＶＣＯの出力信号とを入
力しこの両者の位相差を検出する位相比較回路と、前記
位相比較回路の出力信号の低周波分を抽出しこれを前記
位相制御信号として前記ＶＣＯに出力する低域ろ波器
（ＬＰＦ）とを備えている。
ープ回路は、伝送路より受信するデータ信号の入力を認
識するデータ認識回路と、前記データ認識回路の出力信
号の立上りで微分パルスを出力する微分回路と、位相制
御信号により発振出力の周波数が変化しかつ前記微分パ
ルスにより発振出力の位相がセットされるセット機能付
きの電圧制御発振器（ＶＣＯ）と、前記データ信号と自
局で生成されて前記データ信号と周波数が同期している
基準クロックとを入力し前記データ認識回路の出力信号
により前記データ信号側を選択し出力するセレクタと、
前記セレクタの出力信号と前記ＶＣＯの出力信号とを入
力しこの両者の位相差を検出する位相比較回路と、前記
位相比較回路の出力信号の低周波分を抽出しこれを前記
位相制御信号として前記ＶＣＯに出力する低域ろ波器
（ＬＰＦ）とを備えている。
【０００７】
【実施例】次に本発明の一実施例について図面を参照し
説明する。図１は本実施例のブロック図であり、図２は
図１におけるタイムチャート図である。
説明する。図１は本実施例のブロック図であり、図２は
図１におけるタイムチャート図である。
【０００８】図１において、データ信号１０１を受信
し、その入力即ち、論理値１，０のパルスの入力を認識
した時に論理値０から１に変化する出力信号を出力する
データ認識回路１と、データ認識回路１の出力信号の立
上りで微分パルス信号１０４を出力する微分回路６と、
基準クロック１０２とデータ信号１０１とを入力し、デ
ータ認識回路１の出力信号によりデータ信号１０１側を
選択するセレクタ回路２と、セレクタ回路２の出力信号
とＶＣＯ５の出力信号１０３とを入力し、この両者の位
相差を検出する位相比較回路３と、位相比較回路３の出
力信号の低周波分を抽出し、ＶＣＯ５の位相制御信号１
０５を出力するＬＰＦと、位相制御信号１０５により発
振周波数を変化させて位相制御し、セレクタ回路２の出
力信号と位相同期した出力信号１０３を出力すると同時
に、微分回路６からの微分パルス信号１０４により出力
信号１０３の位相をセットするＶＣＯ５とで構成されて
いる。
し、その入力即ち、論理値１，０のパルスの入力を認識
した時に論理値０から１に変化する出力信号を出力する
データ認識回路１と、データ認識回路１の出力信号の立
上りで微分パルス信号１０４を出力する微分回路６と、
基準クロック１０２とデータ信号１０１とを入力し、デ
ータ認識回路１の出力信号によりデータ信号１０１側を
選択するセレクタ回路２と、セレクタ回路２の出力信号
とＶＣＯ５の出力信号１０３とを入力し、この両者の位
相差を検出する位相比較回路３と、位相比較回路３の出
力信号の低周波分を抽出し、ＶＣＯ５の位相制御信号１
０５を出力するＬＰＦと、位相制御信号１０５により発
振周波数を変化させて位相制御し、セレクタ回路２の出
力信号と位相同期した出力信号１０３を出力すると同時
に、微分回路６からの微分パルス信号１０４により出力
信号１０３の位相をセットするＶＣＯ５とで構成されて
いる。
【０００９】次に動作について説明する。データ信号１
０１の入力がない時は、セレクタ回路２は基準クロック
１０２を選択しているので、ＶＣＯ５はこれと位相同期
した出力信号１０３を出力している。次にデータ信号１
０１が入力された時は、セレクタ回路２はデータ信号１
０１を選択するので、ＶＣＯ５は今度はこれと位相同期
した出力信号１０３を出力する。
０１の入力がない時は、セレクタ回路２は基準クロック
１０２を選択しているので、ＶＣＯ５はこれと位相同期
した出力信号１０３を出力している。次にデータ信号１
０１が入力された時は、セレクタ回路２はデータ信号１
０１を選択するので、ＶＣＯ５は今度はこれと位相同期
した出力信号１０３を出力する。
【００１０】このデータ信号１０１の入力時に微分回路
６から微分パルス信号１０４がＶＣＯ５に出力され、Ｖ
ＣＯ５はこれをセット端子に入力し、出力信号の位相を
データ信号１０１の頭出しパルスの位相に瞬間的にシフ
トする。ＶＣＯ５は通常のセット機能付きの電圧制御発
振器で外部より入力されるセットパルスにより発振位相
がセットできるＶＣＯである。
６から微分パルス信号１０４がＶＣＯ５に出力され、Ｖ
ＣＯ５はこれをセット端子に入力し、出力信号の位相を
データ信号１０１の頭出しパルスの位相に瞬間的にシフ
トする。ＶＣＯ５は通常のセット機能付きの電圧制御発
振器で外部より入力されるセットパルスにより発振位相
がセットできるＶＣＯである。
【００１１】図２は各部信号の波形を示すタイムチャー
トである。データ信号１０１の入力がない時は、基準ク
ロック１０２がセレクタ回路２により選択され、ＶＣＯ
５の出力信号１０３はこれと位相同期がとられている。
次にデータ信号１０１のパルス入力があるとデータ認識
回路１の出力信号が立上がり、この立上がり時点で微分
回路６から微分パルス信号１０４が出力される。セレク
タ回路２の出力信号はデータ信号１０１に切替わり、こ
の間に図示の如く位相差があればＶＣＯ５の出力信号１
０３は微分パルス信号１０４により瞬時にデータ信号１
０１の位相にセットされる。
トである。データ信号１０１の入力がない時は、基準ク
ロック１０２がセレクタ回路２により選択され、ＶＣＯ
５の出力信号１０３はこれと位相同期がとられている。
次にデータ信号１０１のパルス入力があるとデータ認識
回路１の出力信号が立上がり、この立上がり時点で微分
回路６から微分パルス信号１０４が出力される。セレク
タ回路２の出力信号はデータ信号１０１に切替わり、こ
の間に図示の如く位相差があればＶＣＯ５の出力信号１
０３は微分パルス信号１０４により瞬時にデータ信号１
０１の位相にセットされる。
【００１２】尚、本実施例の位相比較回路３はＥＸ−Ｏ
Ｒ回路を使用し、位相差検出には入力信号間にπ／２の
位相差が必要となるので、セレクタ回路２の出力信号と
ＶＣＯ５の出力信号１０３との位相差はπ／２が基準位
相となる。また、微分パルス信号１０４のパルス幅は、
データ信号１０１の頭出しパルス立上がりとＶＣＯ出力
信号１０３の立上がりとの位相差をカバーするパルス幅
π／２が必要である。
Ｒ回路を使用し、位相差検出には入力信号間にπ／２の
位相差が必要となるので、セレクタ回路２の出力信号と
ＶＣＯ５の出力信号１０３との位相差はπ／２が基準位
相となる。また、微分パルス信号１０４のパルス幅は、
データ信号１０１の頭出しパルス立上がりとＶＣＯ出力
信号１０３の立上がりとの位相差をカバーするパルス幅
π／２が必要である。
【００１３】
【発明の効果】以上説明した様に、本発明は、データ信
号入力時に比較信号を基準クロックからデータ信号に切
替えると同時に、データ信号の立上がりに発生する微分
パルス信号をセット機能付きのＶＣＯのセット端子に入
力し、ＶＣＯの出力信号の位相を瞬間的に入力信号の位
相と同期した状態にセットしている。従って、データ信
号の入力時のＶＣＯ出力信号の位相引込み時間を著しく
短かくする効果がある。
号入力時に比較信号を基準クロックからデータ信号に切
替えると同時に、データ信号の立上がりに発生する微分
パルス信号をセット機能付きのＶＣＯのセット端子に入
力し、ＶＣＯの出力信号の位相を瞬間的に入力信号の位
相と同期した状態にセットしている。従って、データ信
号の入力時のＶＣＯ出力信号の位相引込み時間を著しく
短かくする効果がある。
【００１４】
【図１】本発明の実施例のブロック図を示す。
【図２】図１における各部波形を示すタイムチャート図
である。
である。
【図３】従来例のブロック図である。
１ データ認識回路 ２ 微分回路 ３ セレクタ回路 ４ 位相比較器 ５ ＬＰＦ ６ ＶＣＯ
Claims (1)
- 【請求項１】 伝送路より受信するデータ信号の入力を
認識するデータ認識回路と、前記データ認識回路の出力
信号の立上りで微分パルスを出力する微分回路と、位相
制御信号により発振出力の周波数が変化しかつ前記微分
パルスにより発振出力の位相がセットされるセット機能
付きの電圧制御発振器（ＶＣＯ）と、前記データ信号と
自局で生成されて前記データ信号と周波数が同期してい
る基準クロックとを入力し前記データ認識回路の出力信
号により前記データ信号側を選択し出力するセレクタ
と、前記セレクタの出力信号と前記ＶＣＯの出力信号と
を入力しこの両者の位相差を検出する位相比較回路と、
前記位相比較回路の出力信号の低周波分を抽出しこれを
前記位相制御信号として前記ＶＣＯに出力する低域ろ波
器（ＬＰＦ）とを備えることを特徴とする位相同期ルー
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311811A JPH07162403A (ja) | 1993-12-13 | 1993-12-13 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311811A JPH07162403A (ja) | 1993-12-13 | 1993-12-13 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162403A true JPH07162403A (ja) | 1995-06-23 |
Family
ID=18021707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311811A Pending JPH07162403A (ja) | 1993-12-13 | 1993-12-13 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07162403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258678A (ja) * | 2009-04-23 | 2010-11-11 | Sumitomo Electric Ind Ltd | クロック・データ再生回路及び再生方法並びに局側装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267034A (ja) * | 1988-09-01 | 1990-03-07 | Matsushita Electric Ind Co Ltd | ビット同期回路 |
| JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルｐｌｌ回路 |
| JPH02294128A (ja) * | 1989-05-09 | 1990-12-05 | Canon Inc | 位相同期回路 |
| JPH03166836A (ja) * | 1989-11-27 | 1991-07-18 | Olympus Optical Co Ltd | ビット同期回路 |
| JPH0548593A (ja) * | 1991-08-12 | 1993-02-26 | Sony Corp | デジタルｐｌｌ回路 |
-
1993
- 1993-12-13 JP JP5311811A patent/JPH07162403A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267034A (ja) * | 1988-09-01 | 1990-03-07 | Matsushita Electric Ind Co Ltd | ビット同期回路 |
| JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルｐｌｌ回路 |
| JPH02294128A (ja) * | 1989-05-09 | 1990-12-05 | Canon Inc | 位相同期回路 |
| JPH03166836A (ja) * | 1989-11-27 | 1991-07-18 | Olympus Optical Co Ltd | ビット同期回路 |
| JPH0548593A (ja) * | 1991-08-12 | 1993-02-26 | Sony Corp | デジタルｐｌｌ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258678A (ja) * | 2009-04-23 | 2010-11-11 | Sumitomo Electric Ind Ltd | クロック・データ再生回路及び再生方法並びに局側装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971007 |