JPH03166836A - ビット同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルオーディオ機器、光ディスク装置
、光磁気ディスク装置等において、単位時間毎にブロッ
ク化されたデータに対して、ある決められたビットパタ
ーンの同期信号が付加されたデジタル信号を再生するた
めに、該デジタル信号の同期信号にビット同期したクロ
ックを得るためのビット同期回路に関する。

〔従来の技術〕

デジタル記録されたデータを読み取る装置においては、
一般に、ビット同期回路により記録媒体から読み出した
デジタル入力信号に基づいてその同期信号にビット同期
したクロックを得、このクロックをデータ処理クロック
として、デジタル入力信号をデコードするようにしてい
る。

従来、このようなビット同期回路として、フェーズ・ロ
ックド・ループ（ＰＬＬ）回路を応用した可変周波数発
振器（ＶＦＯ）回路が知られている。

第７図は従来のビット同期回路としてのＶＦＯ回路の構
成を示すものである。このＶＦＯ回路は、ＰＬ，Ｌ回路
１と分離回路２とから或り、デジタル入力信号はＰＬＬ
回路１および分離回路２に供給されるようになっている
。ＰＬＬ回路１は、位相比較器３、ローパスフィルタ（
ＬＰＦ）　　４および電圧制御発振器（ＶＣＯ）　　５
から成り、位相比較器３の出力をＬＰＦ　４を介してＶ
ＣＯ　５に供給し、このＶＣＯ　５の出力を位相比較器
３および分離回路２に供給するようにしている。

すなわち、第７図に示すＶＦＯ回路では、位相比較器３
においてデジタル入力信号とＶＣＯ　５の出力との位相
差を検出して電圧に変換し、その出力電圧をＬＰＦ　４
において積分して平滑化することにより、位相比較器３
の出力電圧に含まれる高調波或分や外来ノイズによる戒
分を除去して、位相差に比例する連続な電圧或分を取り
出し、この出力電圧をＶＣＯ　５に制御電圧として供給
することにより、ＶＣＯ　５の発振周波数（出力）を第
８図に示すように制御してデジタル入力信号の同期信号
とビット同期したクロックを得るようにしている。この
ようにして、ＰＬＬ回路１のＶＣＯ　５から得られるデ
ジタル入力信号にビット同期したクロックに基づいて、
分離回路２においてデジタル入力信号を、後段の図示し
ないデコーダに応じて同期データ信号と同期クロックと
に分離して供給してデジタル入力信号を再生するように
している。

〔発明が解決しようとする課題］ 上述したＰＬＬ回路１を用いるビット同期回路において
、ＰＬＬ回路１の追従能力は、主にＰＬＬ回路１内のＶ
ＣＯ　５の出力信号によって決定される。

ここで、追従能力は、同期引き込み時においては、その
所要時間を短縮するために高く、すなわちＶＣＯ　５の
ゲインを最大にするのが好ましい。しかしながら、追従
能力を高くすると、第９図に示すように、デジタル入力
信号の同期信号が破線で示すように欠落した場合には、
ＶＣＯ　５からは追従能力限界まではデューティ５０％
の正しいクロックが出力されるが、同期信号の欠落によ
り追従能力の限界を越えると、もはやデューティ５０％
を維持できなくなる。このようになると、以後デジタル
入力信号の同期信号が現れても、位相比較器３において
その同期信号との同期が取れなくなって、ＰＬＬ回路ｌ
の系全体が発振してしまうことになる。

したがって、このような入力信号の欠落等のＰＬＬ回路
ｌへの外乱に対しては、その影響を受けにくくするため
に、追従能力を低くすなわちＶＣＯ　５のゲインを低く
するのが好ましいが、このようにすると応答性が低下し
てしまうことになる。

このように、ＰＬＬ回路１を用いるビット同期回路にお
いては、系の高速応答性と安定性とが相反するため、従
来のこの種のビット同期回路においては、ＰＬＬ回路１
の追従能力を最適に設定するのが困難となり、ビット同
期したクロックを安定して得ることができないという問
題があった。

この発明は、このような従来の問題点に着目してなされ
たもので、ＰＬＬ回路の追従能力を高く設定できると共
に、デジタル入力信号の欠落があっても、ビット同期し
たクロンクを常に安定して得ることができるよう適切に
構成したビット同期回路を提供することを目的とする。

〔課題を解決するための手段および作用〕上記目的を達
成するため、この発明では、単位時間毎にブロック化さ
れたデータに対してビットパターンの同期信号が付加さ
れたデジタル入力信号を、位相比較器およびＶＣＯを有
するＰＬＬ回路に供給して、前記デジタル入力信号の同
期信号にビット同期したクロックを得るようにしたビッ
ト同期回路において、前記デジタル入力信号の同期信号
の欠落を検出する欠落検出手段と、前記ＰＬＬ回路にお
ける追従能力範囲内において前記■ＣＯから出力される
クロックとほぼ同一周波数のクロックを発生するクロッ
ク発生手段とを設け、前記ＶＣＯの出力および前記クロ
ック発生手段の出力を、前記欠落検出手段の出力に基づ
いて選択して前記位相比較器に帰還するよう構成する。

〔実施例〕

第１図はこの発明の一実施例を示すブロック図である。

この実施例は、第７図に示したＰＬＬ回路．１および分
離回路２を有するビット同期回路に、欠落検出回路１１
および帰還クロック変換回路１２を？加し、デジタル入
力信号をＰＬＬ回路１の位相比較器３の一方の入力端子
、分離回路２および欠落検出回路１１に供給し、帰還ク
ロック変換回路１２−にＰＬＬ回路１のＶＣＯ　５の出
力および欠落検出回路１１の出力を供給して、該帰還ク
ロック変換回路１２からデジタル入力信号にビット同期
した基本クロックを発生させ、この基本クロックをＰＬ
Ｌ回路１の位相比較器３の他方の入力端子、分離回路２
および欠落検出回路１１に供給するようにしたものであ
る。

欠落検出回路１１は、ＰＬＬ回路１の追従能力の限界値
に応じて、例えば限界値が帰還クロック変換回路１２か
ら出力される基本夕ロックの８ビット分（１ビット＝１
クロック）の場合には、第２図に示すように、８ビット
のシフトレジスタ１３をもって構或する。

この８ビットシフトレジスタ１３のクロック入力端子に
は、帰還クロック変換回路１２からの基本クロックを供
給し、クリア端子にはデジタル入力信号をそれぞれ供給
して、そのＱ■端子から第３図に示すようにデジタル入
力信号の欠落幅が基本クロックの８ビット以上となった
時点からその後デジタル入力信号が現れるまでの期間は
ハイ（Ｈ）レベル、その他の期間はロー（Ｌ）レベルと
なるＱ．信号を得、これを帰還クロック変換回路１２に
供給するようにする。

また、帰還クロック変換回路１２は、第４図に示すよう
に、参照クロック発生器１４、Ｄタイプフリップフロッ
プ（Ｄ−ＦＦ）１５　、ＡＮＤ回路１６．１７　、イン
バータ１日およびＯＲ回路１９をもって構或する。欠落
検出回路１１からのＱ．信号は、Ｄ−ＦＦ１５のクリア
端子およびＡＮＤ回路１６の一方の入力端子に供給する
と共に、インバータ１８で反転してＡＮＤ回路１７の一
方の入力端子に供給し、ＰＬＬ回路１のＶＣＯ　５から
の出力信号はＡＮＤ回路１７の他方の入力端子に供給す
る。

参照クロック発生器１４からは、ＰＬＬ回路１の追従能
力範囲内においてＶＣＯ　５から出力されるクロックの
ほぼ２倍の周波数の参照クロックを発生させ、これをＤ
−ＦＰ１５のクロック入力端子に供給する。

このＤ−ＦＦ１５のＱ出力は、そのＤ入力端子に供給す
ると共に、ＡＮＤ回路１６の他方の入力端子に供給し、
このＡＮＤ回路１６の出力とＡＮＤ回路ｌ７の出力とを
ＯＲ回路１９に供給して、このＯＲ回路１９の出力を基
本クロックとしてＰＬＬ回路１の位相比較器３の他方の
入力端子、分離回路２および欠落検出回路１１に供給す
るようにする。

このようにして、第５図に示すように、ＯＲ回路１９か
ら、欠落検出回路１１からのＱ．信号がＬレベルにある
期間は、ＰＬＬ回路１のＶＣＯ　５の出力を基本クロッ
クとして出力させ、ＱＨ信号がＨレベルにある期間αは
、参照クロック発生器１４からの参照クロックをＤ−Ｆ
Ｆ１５で２分周した信号を基本クロックとして出力させ
るようにする。

このように構戒すれば、第６図に示すように、デジタル
人力信号に同期信号が有効に現れている期間は、欠落検
出回路１１を構或する８ビットシフトレジスタ１３のＱ
．信号はＬレベルにあるので、帰還クロック変換回路１
２のＤ−ＦＦ１５はクリアされ、ＡＮＤ回路１６のゲー
トは閉、＾ＮＯ回路１７のゲートは開となる。したがっ
て、帰還クロック変換回路１２からは、デジタル入力信
号の同期信号にビット同期したＰＬＬ回路１のＶＣＯ　
５の出力が基本クロックとして出力されることになる。

また、デジタル入力信号の同期信号が破線で示すように
欠落した場合には、ＰＬＬ回路１が発振する前に、８ビ
ットシフトレジスタ１３のＱＨ信号がＨレベルとなり、
これにより帰還クロック変換回路１２のＤ−ＦＦ１５は
起動し、ＡＮＤ回路１６のゲートは開、ＡＮＤ回路１７
のゲートは閉となって、帰還クロック変換回路１２から
は、参照クロック発生器１４からの参照クロックがＤ−
ＦＦ１５で２分周された信号が基本クロックとして出力
される。ここで、参照クロックを２分周して得られる基
本クロックは、ＰＬＬ回路１の追従能力範囲内において
ＶＣＯ　５から出力されるクロックとほぼ同一周波数と
なるように設定されているので、デジタル入力信号の同
期信号にビット同期したものとなる。

その後、デジタル入力信号に同期信号が現れると、８ビ
ットシフトレジスタ１３のＱ．信号がＬレベルとなって
、Ｄ−ＦＦ１５がクリアされると共に、ＡＮＤ回路１６
のゲートが閉、ＡＮＤ回路１７のゲートが開となり、帰
還クロック変換回路１２からは、デジタル入力信号の同
期信号にビット同期したＰＬＬ回路１のＶＣＯ　５の出
力が基本夕ロックとして出力されることになる。

したがって、ＰＬＬ回路１には常に安定した基本クロッ
クが帰還されることになるので、ＰＬＬ回路１の追従能
力を高く設定できると共に、デジタル入力信号の欠落が
あっても、ビット同期したクロックを常に安定して得る
ことができる。

なお、上述した実施例では、ＰＬＬ回路１の追従能力の
限界値を帰還クロック変換回路工２から出力される基本
クロックの８ビット分としたが、この限界値は読み取る
べきデータの変調方式等に応じて任意に設定することが
できる。また、上述した実施例では、参照クロック発生
器ｌ４から、ＰＬＬ回路１の追従能力範囲内においてＶ
ＣＯ　５から出力されるクロックのほぼ２倍の周波数の
参照クロックを発生させ、これをＤ−ＦＦ１５で２分周
して基本クロックを得るようにしたが、参照クロック発
生器ｌ４から直接、ＰＬＬ回路工の追従能力範囲内にお
いてＶＣＯ　５から出力されるクロックとほぼ同一周波
数の基本クロックを発生させるようにしてもよい。

このようにすれば、Ｄ−ＦＦ１５を省略することができ
る。

〔発明の効果〕

以上述べたように、この発明によれば、ＰＬＬ回路を有
するビット同期回路に、デジタル入力信号の同期信号の
欠落を検出する欠落検出手段と、ＰＬＬ回路における追
従能力範囲内においてＰＬＬ回路のｖＣＯから出力され
るクロックとほぼ同一周波数のクロックを発生するクロ
ック発生手段とを設け、ＶＣＯの出力および前記クロッ
ク発生手段の出力を、欠落検出手段の出力に基づいて選
択してＰＬＬ回路の位相比較器に帰還するようにしたの
で、ＰＬＬ回路の追従能力を高く設定できると共に、デ
ジタル入力信号の欠落があっても、ビット同期したクロ
ックを常に安定して得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示す欠落検出回路の具体的構成の一例を示す
ブロック図、 第３図はその動作を示す信号波形図、 第４図は第１図に示す帰還クロック変換回路の具体的構
或の一例を示すブロック図、 第５図はその動作を示す信号波形図、 第６図は第１図に示す実施例の動作を示す信号波形図、 第７図、第８図および第９図は従来の技術を説明するた
めの図である。 １・−Ｐ　Ｌ　Ｌ回路　　　　　　　２−・一分離回路
３一位相比較器　　　　　　４−ｔＰＦ５・・・ＶＣＯ
　　　　　　　　　　１１−・一欠落検出回路１２・一
帰還クロック変換回路 １３・・・８ビットシフトレジスタ １４一参照クロック発生器　　１　５−Ｄ　−　Ｆ　Ｆ
１６．　１７・・−ＡＮＤ回路　　　　　１８−・−イ
ンバータ１９−ＯＲ回路 第１ 図 第２図 第５図 第．６図 第７図

Claims (1)

1. 【特許請求の範囲】 １、単位時間毎にブロック化されたデータに対してビッ
   トパターンの同期信号が付加されたデジタル入力信号を
   、位相比較器および電圧制御発振器を有するフェーズ・
   ロックド・ループ回路に供給して、前記デジタル入力信
   号の同期信号にビット同期したクロックを得るようにし
   たビット同期回路において、 前記デジタル入力信号の同期信号の欠落を検出する欠落
   検出手段と、前記フェーズ・ロックド・ループ回路にお
   ける追従能力範囲内において前記電圧制御発振器から出
   力されるクロックとほぼ同一周波数のクロックを発生す
   るクロック発生手段とを具え、 前記電圧制御発振器の出力および前記クロック発生手段
   の出力を、前記欠落検出手段の出力に基づいて選択して
   前記位相比較器に帰還するよう構成したことを特徴とす
   るビット同期回路。