KR100200826B1 - 위상동기 일치회로 - Google Patents
위상동기 일치회로 Download PDFInfo
- Publication number
- KR100200826B1 KR100200826B1 KR1019940014400A KR19940014400A KR100200826B1 KR 100200826 B1 KR100200826 B1 KR 100200826B1 KR 1019940014400 A KR1019940014400 A KR 1019940014400A KR 19940014400 A KR19940014400 A KR 19940014400A KR 100200826 B1 KR100200826 B1 KR 100200826B1
- Authority
- KR
- South Korea
- Prior art keywords
- phase
- clock frequency
- low pass
- reference value
- outputting
- Prior art date
Links
- 230000010355 oscillation Effects 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
- G11B20/1024—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein a phase-locked loop [PLL] is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
디지탈 VCR에서 재생이나 수신을 위해 신호를 부호화할 때 입력되는 데이타가 불연속적이더라도 사용되는 클럭 주파수의 위상동기를 일치시키는 위상동기 일치회로가 개시되는 바, 이는 입력되는 제어 전압에 비례하여 위상동기 또는 비동기 클럭 주파수를 출력하는 전압제어 발진부와, 상기 전압제어 발진부에서 출력되는 클럭 주파수를 입력 데이타의 차 주파수를 출력하는 위상 비교부와, 상기 위상 비교부의 출력 중 저역만을 통과시키는 저역 통과 필터와, 기록 및 재생하는 데이타나 송수신하는 데이타의 최대 비트 레이트의 1/2 주기에 해당하는 값을 기준값으로 출력하는 기준값 발생부와, 상기 저역 통과 필터의 출력을 기준값 발생부의 기준값으로 나누고 그 나머지만을 전압제어 발진부의 제어전압으로 출력하는 연산부로 구성되어, 입력 데이타의 변화에 따른 정확한 에러를 검출함으로써, 입력되는 데이타가 불연속적이거나 '1' 또는 '0'이 연속적으로 입력되는 경우에도 위상동기된 클럭 주파수를 발생시킴으로써 재생 또는 수신된 신호를 정확히 보호할 수 있다.
Description
제1도는 종래의 위상동기 일치회로의 블럭도.
제2도는 이 발명에 따른 위상동기 일치회로의 블럭도.
제3도의 (a)∼(d)도는 상기 제2도의 각 부의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : 위상 비교부 103 : 저역 통과 필터
104 : 기준값 발생부 106 : 연산부
107 : 전압 제어 발진부
이 발명은 위상동기 일치회로에 관한 것으로서, 더욱 상세하게는 디지탈 신호를 기록 및 재생하거나 디지탈 신호를 송수신하는 디지탈 비데오 카세트 레코더(Video Cassette Recorder ; 이하, VCR이라 칭함)등에서 재생이나 수신을 위해 신호를 부호화할 때 입력되는 데이타가 불연속적이거나 '1' 또는 '0'이 연속적으로 입력되는 경우에도 사용되는 클럭 주파수의 위상동기를 일치시키는 위상동기 일치회로에 관한 것이다.
제1도는 종래의 위상동기 일치회로의 블럭도로서, 위상 비교부(101)는 전압 제어 발진부(Voltage Controlled Oscillator ; 이하, VCO라 칭함)에서 출력되는 클럭 주파수(Wo)와 외부에서 입력되는 입력 주파수(Wi)를 비교하여 그 차주파수(Wi± Wo)를 저역통과 필터(Low Pass Filter)(103)로 출력한다.
상기 저역 통과필터(103)에서는 상기 위상 비교부(101)의 출력 신호중 저역(Wi-Wo) 성분만을 통과시켜 후단의 VCO의 제어용 전압(Vd(t))을 만든다.
이 때, 상기 저역 통과 필터(103)에 연결된 스위칭부(105)는 제어 신호(CTL)에 의해 즉, 매우 큰 에러가 입력되는 경우 스위치를 그라운드(GND)로 접속함으로써, 에러가 전혀 없는 것으로 하여 제어 전압(Vd(t))을 상기 VCO(107)로 인가한다. 이 때, 제어 전압(Vd(t))은 OV이다.
상기 VCO(107)에서는 입력되는 전압(Vd(t))에 따라 출력 주파수(Wo)를 발생시켜 클럭으로 사용한다.
이때, 상기 위상비교부(101)로 입력되는 입력데이타(Wi)가 불연속적이거나 '1' 또는 '0'이 연속적으로 입력되는 경우 위상비교부(101)의 에러(Wi+_Wo)가 커져 VCO(107)의 제어 전압(Vd(t))도 따라서 커진다.
따라서, 제어할 수 있는 범위를 벗어나는 큰 에러가 발생하게 되고 VCO(107)의 제어 전압(Vd(t))은 스위칭부(105)에 의해 0인 상태가 된다.
따라서, 이 구간에서 일어나는 실제의 위상에러는 검출되지 않고 VCO(107)는 위상동기 클럭이 아닌 고유 발진 주파수인 비동기 클럭을 출력하게 된다.
이상에서와 같이 실제로 입력 신호가 없거나 많이 벗어나는 경우 또는 입력 신호가 끊겼다가 다시 입력되는 경우 에러가 많이 발생하나, 상기된 제1도는 이러한 에러를 무시하게 되므로 재생 또는 수신된 신호를 정확히 복호할 수 없는 문제점이 있었다.
이 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 위상 비교부의 출력을 기준값으로 나누고 그 나머지만을 VCO의 제어 전압으로 출력하여 입력 데이타의 변화에 따른 정확한 에러를 검출함으로써, 입력되는 데이타가 불연속적이거나 '1' 또는 '0'이 연속적으로 입력되는 경우에도 위상 동기된 클럭 주파수를 발생시킴으로써 재생 또는 수신된 신호를 정확히 복호하는 위상동기 일치회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 위상동기 일치회로의 특징은, 입력되는 제어전압에 비례하여 위상동기 또는 비동기클럭 주파수를 출력하는 전압제어 발진수단과, 상기 전압 제어 발진수단에서 출력되는 클럭 주파수를 입력데이타의 위상에 동기시키기 위해 상기 클럭 주파수와 입력데이타의 차 주파수를 출력하는 위상 비교수단과, 상기 위상 비교수단의 출력 중 저역만을 통과시키는 저역 통과 필터와, 기록 및 재생하는 데이타 송수신하는 데이타의 최대 비트 레이트의 1/2 주기에 해당하는 값을 기준값으로 출력하는 기준값 발생수단과, 상기 저역 통과 필터의 출력을 기준값 발생 수단의 기준값으로 나누고 그 나머지만을 전압제어 발진 수단의 제어 전압으로 출력하는 연산 수단으로 구성되는 데 있다.
이하, 이 발명에 따른 위상동기 일치회로의 바람직한 일실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제2도는 이 발명에 따른 위상동기 일치회로의 블럭도이다.
제2도는, VCO에서 출력되는 클럭 주파수(Wo)를 입력 데이타((Wi)의 위상에 동기시키기 위해 상기 클럭 주파수(Wo)와 입력 데이타((Wi)의 차 주파수(Wi ± Wo)를 출력하는 위상비교부(101)에는 상기 위상 비교부(101)의 출력 중 저역(Wi-Wo)만을 통과시키는 저역 통과 필터(103)가 연결된다.
그리고, 상기 저역 통과 필터(103)에는 저역 통과 필터(103)의 출력을 기준값 발생부(104)의 기준값으로 나누고 그 나머지만을 최종 에러신호로 검출하여 후단의 VCO로 출력하는 연산부(106)가 연결된다.
이때, 상기 기준값 발생부(104)는 기록 및 재생하는 데이타나 송수신하는 데이타의 최대 비트 레이트(Bit rate)의 1/2 주기에 해당하는 값을 기준값으로 출력한다.
제3도는 상기 제2도의 각 부의 동작 타이밍도로서, 제3도(a)는 입력 데이타(Wi)의 일실시예를 나타낸 것이고, 제3도(b)는 VCO의 클럭 주파수(Wo)의 일실시예를 나타낸 것이고, 제3도(d)는 저역 통과 필터의 출력을 나타낸 것이고, 제3도(d)는 연산부의 출력을 나타낸 것이다.
이와 같이 구성된 이 발명에서 위상비교부(101)는 클럭 주파수(Wo)를 입력 데이타(Wi)의 위상에 동기시키기 위해 클럭 주파수(Wo)와 입력 주파수(Wi)의 차를 출력한다. 즉, 제3도(a)와 같은 입력 데이타(Wi)와 제3도(b)와 같은 클럭 주파수(Wo)의 위상을 비교하고 그 차 주파수(Wi ± Wo)를 저역 통과 필터(103)으로 출력한다.
이때, 입력 데이타가 제3도(a)와 같이 '1'과 '0'이 교번으로 입력되다가 '0'이 연속적으로 입력된다고 하자. 그리고, 펄스의 한 주기를 Tb라고 하자.
상기 저역 통과 필터(103)에서는 상기 위상 비교부(101)의 출력(Wi+_Wo)중 저역(Wi-Wo)만을 제3도(c)와 같이 통과시켜 클럭주파수를 발생하는 VCO의 에러 전압으로 사용할 수 있도록 한다.
이때, 실제로 발생될 수 있는 위상에러의 최대값은 최대 기록 및 재생이나 송수신 비트 레이트의 1/2주기에 해당된다. 그러므로, 상기 제3도(c)에서 실제 에러는 1/4Tb인데 상기 저역 통과 필터(103)는 b부분을 에러로 검출한다.
이때, 연산부(106)에서는 상기 저역 통과 필터(103)의 에러전압을 기준값 발생부(104)의 기준값(Vr)으로 나누고 그 나머지만을 VCO(107)로 출력한다. 이때, 에러 전압을 기준값 발생부(104)의 기준값(Vr)으로 나누고 그 나머지만을 취하면 제3도(d)와 같다.
즉, 실제 에러인 1/4Tb가 정확히 검출된다.
이때, 상기 기준값 발생부(104)는 기록 및 재생하는 데이타나 송수신하는 데이타의 최대 비트 레이트의 1/2 주기에 해당하는 값을 기준값으로 출력함으로써, 실제로 위상차가 최대로 발생될 수 있는 값을 이용하여 입력 데이타의 변화에 의해 발생되는 에러를 상쇄시켜 실제로 발생되는 클럭 주파수의 위상차를 검출할 수 있도록 한다.
따라서, VCO(107)에서는 입력 데이타(Wi)에 대응하여 항상 정확히 위상동기된 클럭 주파수(Wo)를 만들 수 있게 된다.
이때, 실제에 있어서는 시스템 전체가 안정화되기 전인 초기화 시스템에서는 VCO(107)의 제어 전압(Vd(t))을 '0'으로 하여 VCO(107)의 고유 발진 주파수를 출력하도록 하고, 시스템이 안정화된 다음부터는 이 발명인 위상동기 일치회로가 동작하도록 하고 있다.
이상에서와 같이 이 발명에 따른 위상동기 일치회로에 의하면, 위상 비교부의 출력을 기준값으로 나누고 그 나머지만을 VCO의 제어전압으로 출력하여 입력 데이타의 변화에 따른 정확한 에러를 검출함으로써, 입력되는 데이타가 불연속적이거나 '1' 또는 '0'이 연속적으로 입력되는 경우에도 위상동기된 클럭 주파수를 발생시킴으로써 재생 또는 수신된 신호를 정확히 복호하는 효과가 있다.
Claims (1)
- 입력되는 제어 전압에 비례하여 위상동기 또는 비동기 클럭 주파수를 출력하는 전압 제어 발진 수단과, 상기 전압제어 발진 수단에서 출력되는 클럭 주파수를 입력 데이타의 위상에 동기시키기 위해 상기 클럭 주파수와 입력 데이타의 차 주파수를 출력하는 위상비교 수단과, 상기 위상비교 수단의 출력 중 저역만을 통과시키는 저역 통과 필터와, 기록 및 재생하는 데이타나 송수신하는 데이타의 최대 비트레이트의 1/2 주기에 해당하는 값을 기준값으로 출력하는 기준값 발생수단과, 상기 저역 통과 필터의 출력을 기준값 발생 수단의 기준값으로 나누고 그 나머지만을 전압제어 발진수단의 제어전압으로 출력하는 연산수단으로 구성되는 위상동기 일치회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940014400A KR100200826B1 (ko) | 1994-06-23 | 1994-06-23 | 위상동기 일치회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940014400A KR100200826B1 (ko) | 1994-06-23 | 1994-06-23 | 위상동기 일치회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960002325A KR960002325A (ko) | 1996-01-26 |
KR100200826B1 true KR100200826B1 (ko) | 1999-06-15 |
Family
ID=19386067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940014400A KR100200826B1 (ko) | 1994-06-23 | 1994-06-23 | 위상동기 일치회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100200826B1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20230065787A (ko) * | 2021-11-05 | 2023-05-12 | 한국전자통신연구원 | 전자파 전류센서 이용 완전 전자식 과전류 차단기 |
KR102458039B1 (ko) * | 2021-11-10 | 2022-10-25 | 한국전자통신연구원 | 교류 전력 시스템에서 절연체-금속 전이에 의해 발생되는 불연속 점프 전류 차단기 |
-
1994
- 1994-06-23 KR KR1019940014400A patent/KR100200826B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR960002325A (ko) | 1996-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5592125A (en) | Modified bang-bang phase detector with ternary output | |
JPH02257718A (ja) | デジタルフェーズロックループ | |
EP0200370A1 (en) | Digital signal reproducing circuit | |
JPS63200618A (ja) | 位相同期ループ回路 | |
US5550878A (en) | Phase comparator | |
US4580278A (en) | Read clock producing system | |
US4831338A (en) | Synchronizing clock signal generator | |
JPH04207883A (ja) | クロック同期方式 | |
KR100200826B1 (ko) | 위상동기 일치회로 | |
JP3555372B2 (ja) | 同期処理回路 | |
US5612938A (en) | Correcting recorded marks and land lengths taken from an optical disk | |
JP2697371B2 (ja) | スタッフ多重通信受信回路 | |
US5715285A (en) | Data transmission apparatus, a data receiving apparatus, and a data transmission system | |
KR100389845B1 (ko) | 디지털 수신기를 동기화하는 장치 | |
US4415933A (en) | Carrier wave recovery circuit | |
JPS613545A (ja) | 標本化回路 | |
JP2578693B2 (ja) | インターフェイス回路 | |
JP2630057B2 (ja) | ディジタル同期網のデスタッフ回路 | |
JP2823397B2 (ja) | 位相ロックループ | |
JP2723819B2 (ja) | 標本化クロック再生装置 | |
JP2748746B2 (ja) | 位相同期発振器 | |
CA1132668A (en) | Fast synchronization circuit for phase locked looped decoder | |
JP3144735B2 (ja) | 同期信号発生器 | |
KR930004859B1 (ko) | 위상 고정 루프 회로의 위상 검출장치 | |
JPH0834039B2 (ja) | ディジタル信号処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080228 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |