KR960002325A - 위상동기 일치회로 - Google Patents

위상동기 일치회로 Download PDF

Info

Publication number
KR960002325A
KR960002325A KR1019940014400A KR19940014400A KR960002325A KR 960002325 A KR960002325 A KR 960002325A KR 1019940014400 A KR1019940014400 A KR 1019940014400A KR 19940014400 A KR19940014400 A KR 19940014400A KR 960002325 A KR960002325 A KR 960002325A
Authority
KR
South Korea
Prior art keywords
clock frequency
outputting
low pass
reference value
phase
Prior art date
Application number
KR1019940014400A
Other languages
English (en)
Other versions
KR100200826B1 (ko
Inventor
전진규
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940014400A priority Critical patent/KR100200826B1/ko
Publication of KR960002325A publication Critical patent/KR960002325A/ko
Application granted granted Critical
Publication of KR100200826B1 publication Critical patent/KR100200826B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
    • G11B20/1024—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein a phase-locked loop [PLL] is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

디지탈 VCR에서 재생이나 수신을 위해 신호를 부호화할 때 입력되는 데이타가 불연속적이더라도 사용되는 클럭 주파수의 위상동기를 일치시키는 위상동기 일치회로가 개시되는 바, 이는 입력되는 제어 전압에 비례하여 위상동기 또는 비동기 클럭 주파수를 출력하는 전압제어 발진부와, 상기 전압제어 발진부에서 출력되는 클럭 주파수를 입력 데이타의 차 주파수를 출력하는 위상 비교부와, 상기 위상 비교부의 출력 중 저역만을 통과시키는 저역 통과 필터와, 기록 및 재생하는 데이타나 송수신하는 데이타의 최대 비트 레이트의 1/2 주기에 해당하는 값을 기준값으로 출력하는 기준값 발생부와, 상기 저역 통과 필터의 출력을 기준값 발생부의 기준값으로 나누고 그 나머지만을 전압제어 발진부의 제어전압으로 출력하는 연산부로 구성되어, 입력 데이타의 변화에 따른 정확한 에러를 검출함으로써, 입력되는 데이타가 불연속적이거나 '1' 또는 '0'이 연속적으로 입력되는 경우에도 위상동기된 클럭 주파수를 발생시킴으로써 재생 또는 수신된 신호를 정확히 보호할 수 있다.

Description

위상동기 일치회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 이 발명에 따른 위상동기 일치회로의 블럭도.
제3도의 (a)∼(d)도는 상기 제2도의 각 부의 동작 타이밍도이다.

Claims (1)

  1. 입력되는 제어 전압에 비례하여 위상동기 또는 비동기 클럭 주파수를 출력하는 전압 제어 발진 수단과, 상기 전압제어 발진 수단에서 출력되는 클럭 주파수를 입력 데이타의 위상에 동기시키기 위해 상기 클럭 주파수와 입력 데이타의 차 주파수를 출력하는 위상비교 수단과, 상기 위상비교 수단의 출력 중 저역만을 통과시키는 저역 통과 필터와, 기록 및 재생하는 데이타나 송수신하는 데이타의 최대 비트레이트의 1/2 주기에 해당하는 값을 기준값으로 출력하는 기준값 발생수단과, 상기 저역 통과 필터의 출력을 기준값 발생 수단의 기준값으로 나누고 그 나머지만을 전압제어 발진수단의 제어전압으로 출력하는 연산수단으로 구성되는 위상동기 일치회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940014400A 1994-06-23 1994-06-23 위상동기 일치회로 KR100200826B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940014400A KR100200826B1 (ko) 1994-06-23 1994-06-23 위상동기 일치회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940014400A KR100200826B1 (ko) 1994-06-23 1994-06-23 위상동기 일치회로

Publications (2)

Publication Number Publication Date
KR960002325A true KR960002325A (ko) 1996-01-26
KR100200826B1 KR100200826B1 (ko) 1999-06-15

Family

ID=19386067

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940014400A KR100200826B1 (ko) 1994-06-23 1994-06-23 위상동기 일치회로

Country Status (1)

Country Link
KR (1) KR100200826B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102458039B1 (ko) * 2021-11-10 2022-10-25 한국전자통신연구원 교류 전력 시스템에서 절연체-금속 전이에 의해 발생되는 불연속 점프 전류 차단기
WO2023080493A1 (ko) * 2021-11-05 2023-05-11 한국전자통신연구원 전자파 전류센서 이용 완전 전자식 과전류 차단기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023080493A1 (ko) * 2021-11-05 2023-05-11 한국전자통신연구원 전자파 전류센서 이용 완전 전자식 과전류 차단기
KR102458039B1 (ko) * 2021-11-10 2022-10-25 한국전자통신연구원 교류 전력 시스템에서 절연체-금속 전이에 의해 발생되는 불연속 점프 전류 차단기

Also Published As

Publication number Publication date
KR100200826B1 (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
EP0200370A1 (en) Digital signal reproducing circuit
US5550878A (en) Phase comparator
KR960036465A (ko) 4상 위상 변조기
JPS63281519A (ja) 同期クロック信号発生装置
KR920700491A (ko) 비트 동기화기
KR960002325A (ko) 위상동기 일치회로
KR940027385A (ko) 비트 클럭 재생장치
SE9600726D0 (sv) Digital faslåst slinga
KR910009005A (ko) 통신네트워크에 접속되는 단말장치
KR950016217A (ko) 클럭 신호 생성 장치
JP2698455B2 (ja) ビット同期回路
JP3005495B2 (ja) Ｐｌｌ回路
JP2630057B2 (ja) ディジタル同期網のデスタッフ回路
JP2570452B2 (ja) クロック生成回路
JP2722807B2 (ja) サンプリングクロック発生回路
KR100258558B1 (ko) 8-14 변조 플러스용 디지탈 위상 궤환 루프
KR950035095A (ko) 디지탈 신호의 위상동기 장치
JPS6324665Y2 (ko)
JPH07122959B2 (ja) ディジタルｉ／ｏインターフェイス
KR970012594A (ko) 고속 데이타 복조를 위한 위상동기 루프회로
JPS6316935B2 (ko)
KR960015496A (ko) Cdg재생시스템의 고속모드절환장치
KR950030490A (ko) 위상조정회로
KR930022270A (ko) 시스템 클럭 발생회로
JPS63200640A (ja) クロツク信号再生装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080228

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee