JP2698455B2 - ビット同期回路 - Google Patents
ビット同期回路Info
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- JP2698455B2 JP2698455B2 JP1304750A JP30475089A JP2698455B2 JP 2698455 B2 JP2698455 B2 JP 2698455B2 JP 1304750 A JP1304750 A JP 1304750A JP 30475089 A JP30475089 A JP 30475089A JP 2698455 B2 JP2698455 B2 JP 2698455B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルオーディオ機器、光ディスク装
置、光磁気ディスク装置等において、単位時間毎にブロ
ック化されたデータに対して、ある決められたビットパ
ターンの同期信号が付加されたデジタル信号を再生する
ために、該デジタル信号の同期信号にビット同期したク
ロックを得るためのビット同期回路に関する。
置、光磁気ディスク装置等において、単位時間毎にブロ
ック化されたデータに対して、ある決められたビットパ
ターンの同期信号が付加されたデジタル信号を再生する
ために、該デジタル信号の同期信号にビット同期したク
ロックを得るためのビット同期回路に関する。
デジタル記録されたデータを読み取る装置において
は、一般に、ビット同期回路により記録媒体から読み出
したデジタル入力信号に基づいてその同期信号にビット
同期したクロックを得、このクロックをデータ処理クロ
ックとして、デジタル入力信号をデコードするようにし
ている。
は、一般に、ビット同期回路により記録媒体から読み出
したデジタル入力信号に基づいてその同期信号にビット
同期したクロックを得、このクロックをデータ処理クロ
ックとして、デジタル入力信号をデコードするようにし
ている。
従来、このようなビット同期回路として、フェーズ・
ロックド・ループ（PLL）回路を応用した可変周波数発
振器（VFO）回路が知られている。
ロックド・ループ（PLL）回路を応用した可変周波数発
振器（VFO）回路が知られている。
第７図は従来のビット同期回路としてのVFO回路の構
成を示すものである。このVFO回路は、PLL回路１と分離
回路２とから成り、デジタル入力信号はPLL回路１およ
び分離回路２は供給されるようになっている。PLL回路
１は、位相比較器３、ローパスフィルタ（LPF）４およ
び電圧制御発振器（VCO）５から成り、位相比較器３の
出力をLPF4を介してVCO5に供給し、このVCO5の出力を位
相比較器３および分離回路２に供給するようにしてい
る。
成を示すものである。このVFO回路は、PLL回路１と分離
回路２とから成り、デジタル入力信号はPLL回路１およ
び分離回路２は供給されるようになっている。PLL回路
１は、位相比較器３、ローパスフィルタ（LPF）４およ
び電圧制御発振器（VCO）５から成り、位相比較器３の
出力をLPF4を介してVCO5に供給し、このVCO5の出力を位
相比較器３および分離回路２に供給するようにしてい
る。
すなわち、第７図に示すVFO回路では、位相比較器３
においてデジタル入力信号とVCO5の出力との位相差を検
出して電圧に変換し、その出力電圧をLPF4において積分
して平滑化することにより、位相比較器３の出力電圧に
含まれる高調波成分や外来ノイズによる成分を除去し
て、位相差に比例する連続な電圧成分を取り出し、この
出力電圧をVCO5に制御電圧として供給することにより、
VCO5の発振周波数（出力）を第８図に示すように制御し
てデジタル入力信号の同期信号とビット同期したクロッ
クを得るようにしている。このようにして、PLL回路１
のVCO5から得られるデジタル入力信号にビット同期した
クロックに基づいて、分離回路２においてデジタル入力
信号を、後段の図示しないデコーダに応じて同期データ
信号と同期クロックとに分離して供給してデジタル入力
信号を再生するようにしている。
においてデジタル入力信号とVCO5の出力との位相差を検
出して電圧に変換し、その出力電圧をLPF4において積分
して平滑化することにより、位相比較器３の出力電圧に
含まれる高調波成分や外来ノイズによる成分を除去し
て、位相差に比例する連続な電圧成分を取り出し、この
出力電圧をVCO5に制御電圧として供給することにより、
VCO5の発振周波数（出力）を第８図に示すように制御し
てデジタル入力信号の同期信号とビット同期したクロッ
クを得るようにしている。このようにして、PLL回路１
のVCO5から得られるデジタル入力信号にビット同期した
クロックに基づいて、分離回路２においてデジタル入力
信号を、後段の図示しないデコーダに応じて同期データ
信号と同期クロックとに分離して供給してデジタル入力
信号を再生するようにしている。
上述したPLL回路１を用いるビット同期回路におい
て、PLL回路１の追従能力は、主にPLL回路１内のVCO5の
出力信号によって決定される。
て、PLL回路１の追従能力は、主にPLL回路１内のVCO5の
出力信号によって決定される。
ここで、追従能力は、同期引き込み時においては、そ
の所要時間を短縮するために高く、すなわちVCO5のゲイ
ンを最大にするのが好ましい。しかしながら、追従能力
を高くすると、第９図に示すように、デジタル入力信号
の同期信号が破線で示すように欠落した場合には、VCO5
からは追従能力限界まではデューテ４ィ50％の正しいク
ロックが出力されるが、同期信号の欠落により追従能力
の限界を越えると、もはやデューティ50％を維持できな
くなる。このようになると、以後デジタル入力信号の同
期信号が現れても、位相比較器３においてその同期信号
との同期が取れなくなって、PLL回路１の系全体が発振
してしまうことになる。したがって、このような入力信
号の欠落等のPLL回路１への外乱に対しては、その影響
を受けにくくするために、追従能力を低くすなわちVCO5
のゲインを低くするのが好ましいが、このようにすると
応答性が低下してしまうことになる。
の所要時間を短縮するために高く、すなわちVCO5のゲイ
ンを最大にするのが好ましい。しかしながら、追従能力
を高くすると、第９図に示すように、デジタル入力信号
の同期信号が破線で示すように欠落した場合には、VCO5
からは追従能力限界まではデューテ４ィ50％の正しいク
ロックが出力されるが、同期信号の欠落により追従能力
の限界を越えると、もはやデューティ50％を維持できな
くなる。このようになると、以後デジタル入力信号の同
期信号が現れても、位相比較器３においてその同期信号
との同期が取れなくなって、PLL回路１の系全体が発振
してしまうことになる。したがって、このような入力信
号の欠落等のPLL回路１への外乱に対しては、その影響
を受けにくくするために、追従能力を低くすなわちVCO5
のゲインを低くするのが好ましいが、このようにすると
応答性が低下してしまうことになる。
このように、PLL回路１を用いるビット同期回路にお
いては、系の高速応答性と安定性とが相反するため、従
来のこの種のビット同期回路においては、PLL回路１の
追従能力を最適に設定するのが困難となり、ビット同期
したクロックを安定して得ることができないという問題
があった。
いては、系の高速応答性と安定性とが相反するため、従
来のこの種のビット同期回路においては、PLL回路１の
追従能力を最適に設定するのが困難となり、ビット同期
したクロックを安定して得ることができないという問題
があった。
この発明は、このような従来の問題点に着目してなさ
れたもので、PLL回路の追従能力を高く設定できると共
に、デジタル入力信号の欠落があっても、ビット同期し
たクロックを常に安定して得ることができるよう適切に
構成したビット同期回路を提供することを目的とする。
れたもので、PLL回路の追従能力を高く設定できると共
に、デジタル入力信号の欠落があっても、ビット同期し
たクロックを常に安定して得ることができるよう適切に
構成したビット同期回路を提供することを目的とする。
上記目的を達成するため、この発明では、単位時間毎
にブロック化されたデータに対してビットパターンの同
期信号が付加されたデジタル入力信号を、位相比較器お
よびVCOを有するPLL回路に供給して、前記デジタル入力
信号の同期信号にビット同期したクロックを得るように
したビット同期回路において、前記デジタル入力信号の
同期信号の欠落を検出する欠落検出手段と、前記PLL回
路における追従能力範囲内において前記VCOから出力さ
れるクロックとほぼ同一周波数のクロックを発生するク
ロック発生手段とを設け、前記VCOの出力および前記ク
ロック発生手段の出力を、前記欠落検出手段の出力に基
づいて選択して前記位相比較器に帰還するよう構成す
る。
にブロック化されたデータに対してビットパターンの同
期信号が付加されたデジタル入力信号を、位相比較器お
よびVCOを有するPLL回路に供給して、前記デジタル入力
信号の同期信号にビット同期したクロックを得るように
したビット同期回路において、前記デジタル入力信号の
同期信号の欠落を検出する欠落検出手段と、前記PLL回
路における追従能力範囲内において前記VCOから出力さ
れるクロックとほぼ同一周波数のクロックを発生するク
ロック発生手段とを設け、前記VCOの出力および前記ク
ロック発生手段の出力を、前記欠落検出手段の出力に基
づいて選択して前記位相比較器に帰還するよう構成す
る。
第１図はこの発明の一実施例を示すブロック図であ
る。この実施例は、第７図に示したPLL回路１および分
離回路２を有するビット同期回路に、欠落検出回路11お
よび帰還クロック変換回路12を付加し、デジタル入力信
号をPLL回路１の位相比較器３の一方の入力端子、分離
回路２および欠落検出回路11に供給し、帰還クロック変
換回路12にPLL回路１のVCO5の出力および欠落検出回路1
1の出力を供給して、該帰還クロック変換回路12からデ
ジタル入力信号にビット同期した基本クロックを発生さ
せ、この基本クロックをPLL回路１の位相比較器３の他
方の入力端子、分離回路２および欠落検出回路11に供給
するようにしたものである。
る。この実施例は、第７図に示したPLL回路１および分
離回路２を有するビット同期回路に、欠落検出回路11お
よび帰還クロック変換回路12を付加し、デジタル入力信
号をPLL回路１の位相比較器３の一方の入力端子、分離
回路２および欠落検出回路11に供給し、帰還クロック変
換回路12にPLL回路１のVCO5の出力および欠落検出回路1
1の出力を供給して、該帰還クロック変換回路12からデ
ジタル入力信号にビット同期した基本クロックを発生さ
せ、この基本クロックをPLL回路１の位相比較器３の他
方の入力端子、分離回路２および欠落検出回路11に供給
するようにしたものである。
欠落検出回路11は、PLL回路１の追従能力の限界値に
応じて、例えば限界値が帰還クロック変換回路12から出
力される基本クロックの８ビット分（１ビット＝１クロ
ック）の場合には、第２図に示すように、８ビットのシ
フトレジスタ13をもって構成する。
応じて、例えば限界値が帰還クロック変換回路12から出
力される基本クロックの８ビット分（１ビット＝１クロ
ック）の場合には、第２図に示すように、８ビットのシ
フトレジスタ13をもって構成する。
この８ビットシフトレジスタ13のクロック入力端子に
は、帰還クロック変換回路12からの基本クロックを供給
し、クリア端子にはデジタル入力信号をそれぞれ供給し
て、そのQH端子から第３図に示すようにデジタル入力信
号の欠落幅が基本クロックの８ビット以上となった時点
からその後デジタル入力信号が現れるまでの期間はハイ
（Ｈ）レベル、その他の期間はロー（Ｌ）レベルとなる
QH信号を得、これを帰還クロック変換回路12に供給する
ようにする。
は、帰還クロック変換回路12からの基本クロックを供給
し、クリア端子にはデジタル入力信号をそれぞれ供給し
て、そのQH端子から第３図に示すようにデジタル入力信
号の欠落幅が基本クロックの８ビット以上となった時点
からその後デジタル入力信号が現れるまでの期間はハイ
（Ｈ）レベル、その他の期間はロー（Ｌ）レベルとなる
QH信号を得、これを帰還クロック変換回路12に供給する
ようにする。
また、帰還クロック変換回路12は、第４図に示すよう
に、参照クロック発生器14、Ｄタイプフリップフロップ
（Ｄ−FF）15、AND回路16,17、インバータ18およびOR回
路19をもって構成する。欠落検出回路11からのQH信号
は、Ｄ−FF15のクリア端子およびAND回路16の一方の入
力端子に供給すると共に、インバータ18で反転してAND
回路17の一方の入力端子に供給し、PLL回路１のVCO5か
らの出力信号はAND回路17の他方の入力端子に供給す
る。
に、参照クロック発生器14、Ｄタイプフリップフロップ
（Ｄ−FF）15、AND回路16,17、インバータ18およびOR回
路19をもって構成する。欠落検出回路11からのQH信号
は、Ｄ−FF15のクリア端子およびAND回路16の一方の入
力端子に供給すると共に、インバータ18で反転してAND
回路17の一方の入力端子に供給し、PLL回路１のVCO5か
らの出力信号はAND回路17の他方の入力端子に供給す
る。
参照クロック発生器14からは、PLL回路１の追従能力
範囲内においてVCO5から出力されるクロックのほぼ２倍
の周波数の参照クロックを発生させ、これをＤ−FF15の
クロック入力端子に供給する。このＤ−FF15の出力
は、そのＤ入力端子に供給すると共に、AND回路16の他
方の入力端子に供給し、このAND回路16の出力とAND回路
17の出力とをOR回路19に供給して、このOR回路19の出力
を基本クロックとしてPLL回路１の位相比較器３の他方
の入力端子、分離回路２および欠落検出回路11に供給す
るようにする。
範囲内においてVCO5から出力されるクロックのほぼ２倍
の周波数の参照クロックを発生させ、これをＤ−FF15の
クロック入力端子に供給する。このＤ−FF15の出力
は、そのＤ入力端子に供給すると共に、AND回路16の他
方の入力端子に供給し、このAND回路16の出力とAND回路
17の出力とをOR回路19に供給して、このOR回路19の出力
を基本クロックとしてPLL回路１の位相比較器３の他方
の入力端子、分離回路２および欠落検出回路11に供給す
るようにする。
このようにして、第５図に示すように、OR回路19か
ら、欠落検出回路11からのQH信号がＬレベルにある期間
は、PLL回路１のVCO5の出力を基本クロックとして出力
させ、QH信号がＨレベルにある期間αは、参照クロック
発生器14からの参照クロックをＤ−FF15で２分周した信
号を基本クロックとして出力させるようにする。
ら、欠落検出回路11からのQH信号がＬレベルにある期間
は、PLL回路１のVCO5の出力を基本クロックとして出力
させ、QH信号がＨレベルにある期間αは、参照クロック
発生器14からの参照クロックをＤ−FF15で２分周した信
号を基本クロックとして出力させるようにする。
このように構成すれば、第６図に示すように、デジタ
ル入力信号に同期信号が有効に現れている期間は、欠落
検出回路11を構成する８ビットシフトレジスタ13のQH信
号はＬレベルであるので、帰還クロック変換回路12のＤ
−FF15はクリアされ、AND回路16のゲートは閉、AND回路
17のゲートは開となる。したがって、帰還クロック変換
回路12からは、デジタル入力信号の同期信号にビット同
期したPLL回路１のVCO5の出力が基本クロックとして出
力されることになる。
ル入力信号に同期信号が有効に現れている期間は、欠落
検出回路11を構成する８ビットシフトレジスタ13のQH信
号はＬレベルであるので、帰還クロック変換回路12のＤ
−FF15はクリアされ、AND回路16のゲートは閉、AND回路
17のゲートは開となる。したがって、帰還クロック変換
回路12からは、デジタル入力信号の同期信号にビット同
期したPLL回路１のVCO5の出力が基本クロックとして出
力されることになる。
また、デジタル入力信号の同期信号が破線で示すよう
に欠落した場合には、PLL回路１が発振する前に、８ビ
ットシフトレジスタ13のQH信号がＨレベルとなり、これ
により帰還クロック変換回路12のＤ−FF15は起動し、AN
D回路16のゲートは開、AND回路17のゲートは閉となっ
て、帰還クロック変換回路12からは、参照クロック発生
器14からの参照クロックがＤ−FF15で２分周された信号
が基本クロックとして出力される。ここで、参照クロッ
クを２分周して得られる基本クロックは、PLL回路１の
追従能力範囲内においてVCO5から出力されるクロックと
ほぼ同一周波数となるように設定されているので、デジ
タル入力信号の同期信号にビット同期したものとなる。
に欠落した場合には、PLL回路１が発振する前に、８ビ
ットシフトレジスタ13のQH信号がＨレベルとなり、これ
により帰還クロック変換回路12のＤ−FF15は起動し、AN
D回路16のゲートは開、AND回路17のゲートは閉となっ
て、帰還クロック変換回路12からは、参照クロック発生
器14からの参照クロックがＤ−FF15で２分周された信号
が基本クロックとして出力される。ここで、参照クロッ
クを２分周して得られる基本クロックは、PLL回路１の
追従能力範囲内においてVCO5から出力されるクロックと
ほぼ同一周波数となるように設定されているので、デジ
タル入力信号の同期信号にビット同期したものとなる。
その後、デジタル入力信号に同期信号が現れると、８
ビットシフトレジスタ13のQH信号がＬレベルとなって、
Ｄ−FF15がクリアされると共に、AND回路16のゲートが
閉、AND回路17のゲートが開となり、帰還クロック変換
回路12からは、デジタル入力信号の同期信号にビット同
期したPLL回路１のVCO5の出力が基本クロックとして出
力されることになる。
ビットシフトレジスタ13のQH信号がＬレベルとなって、
Ｄ−FF15がクリアされると共に、AND回路16のゲートが
閉、AND回路17のゲートが開となり、帰還クロック変換
回路12からは、デジタル入力信号の同期信号にビット同
期したPLL回路１のVCO5の出力が基本クロックとして出
力されることになる。
したがって、PLL回路１には常に安定した基本クロッ
クが帰還されることになるので、PLL回路１の追従能力
を高く設定できると共に、デジタル入力信号の欠落があ
っても、ビット同期したクロックを常に安定して得るこ
とができる。
クが帰還されることになるので、PLL回路１の追従能力
を高く設定できると共に、デジタル入力信号の欠落があ
っても、ビット同期したクロックを常に安定して得るこ
とができる。
なお、上述した実施例では、PLL回路１の追従能力の
限界値を帰還クロック変換回路12から出力される基本ク
ロックの８ビット分としたが、この限界値は読み取るべ
きデータの変調方式等に応じて任意に設定することがで
きる。また、上述した実施例では、参照クロック発生器
14から、PLL回路１の追従能力範囲内においてVCO5から
出力されるクロックのほぼ２倍の周波数の参照クロック
を発生させ、これをＤ−FF15で２分周して基本クロック
を得るようにしたが、参照クロック発生器14から直接、
PLL回路１の追従能力範囲内においてVCO5から出力さる
クロックとほぼ同一周波数の基本クロックを発生させる
ようにしてもよい。このようにすれば、Ｄ−FF15を省略
することができる。
限界値を帰還クロック変換回路12から出力される基本ク
ロックの８ビット分としたが、この限界値は読み取るべ
きデータの変調方式等に応じて任意に設定することがで
きる。また、上述した実施例では、参照クロック発生器
14から、PLL回路１の追従能力範囲内においてVCO5から
出力されるクロックのほぼ２倍の周波数の参照クロック
を発生させ、これをＤ−FF15で２分周して基本クロック
を得るようにしたが、参照クロック発生器14から直接、
PLL回路１の追従能力範囲内においてVCO5から出力さる
クロックとほぼ同一周波数の基本クロックを発生させる
ようにしてもよい。このようにすれば、Ｄ−FF15を省略
することができる。
以上述べたように、この発明によれば、PLL回路を有
するビット同期回路に、デジタル入力信号の同期信号の
欠落を検出する欠落検出手段と、PLL回路における追従
能力範囲内においてPLL回路のVCOから出力されるクロッ
クとほぼ同一周波数のクロックを発生するクロック発生
手段とを設け、VCOの出力および前記クロック発生手段
の出力を、欠落検出手段の出力に基づいて選択してPLL
回路の位相比較器に帰還するようにしたので、PLL回路
の追従能力を高く設定できると共に、デジタル入力信号
の欠落があっても、ビット同期したクロックを常に安定
して得ることができる。
するビット同期回路に、デジタル入力信号の同期信号の
欠落を検出する欠落検出手段と、PLL回路における追従
能力範囲内においてPLL回路のVCOから出力されるクロッ
クとほぼ同一周波数のクロックを発生するクロック発生
手段とを設け、VCOの出力および前記クロック発生手段
の出力を、欠落検出手段の出力に基づいて選択してPLL
回路の位相比較器に帰還するようにしたので、PLL回路
の追従能力を高く設定できると共に、デジタル入力信号
の欠落があっても、ビット同期したクロックを常に安定
して得ることができる。
第１図はこの発明の一実施例を示すブロック図、 第２図は第１図に示す欠落検出回路の具体的構成の一例
を示すブロック図、 第３図はその動作を示す信号波形図、 第４図は第１図に示す帰還クロック変換回路の具体的構
成の一例を示すブロック図、 第５図はその動作を示す信号波形図、 第６図は第１図に示す実施例の動作を示す信号波形図、 第７図、第８図および第９図は従来の技術を説明するた
めの図である。 １……PLL回路、２……分離回路 ３……位相比較器、４……LPF ５……VCO、11……欠落検出回路 12……帰還クロック変換回路 13……８ビットシフトレジスタ 14……参照クロック発生器、15……Ｄ−FF 16,17……AND回路、18……インバータ 19……OR回路
を示すブロック図、 第３図はその動作を示す信号波形図、 第４図は第１図に示す帰還クロック変換回路の具体的構
成の一例を示すブロック図、 第５図はその動作を示す信号波形図、 第６図は第１図に示す実施例の動作を示す信号波形図、 第７図、第８図および第９図は従来の技術を説明するた
めの図である。 １……PLL回路、２……分離回路 ３……位相比較器、４……LPF ５……VCO、11……欠落検出回路 12……帰還クロック変換回路 13……８ビットシフトレジスタ 14……参照クロック発生器、15……Ｄ−FF 16,17……AND回路、18……インバータ 19……OR回路
Claims (1)
- 【請求項１】単位時間毎にブロック化されたデータに対
してビットパターンの同期信号が付加されたデジタル入
力信号を、位相比較器および電圧制御発振器を有するフ
ェーズ・ロックド・ループ回路に供給して、前記デジタ
ル入力信号の同期信号にビット同期したクロックを得る
ようにしたビット同期回路において、 前記デジタル入力信号の同期信号の欠落を検出する欠落
検出手段と、前記フェーズ・ロックド・ループ回路にお
ける追従能力範囲内において前記電圧制御発振器から出
力されるクロックとほぼ同一周波数のクロックを発生す
るクロック発生手段とを具え、 前記電圧制御発振器の出力および前記クロック発生手段
の出力を、前記欠落検出手段の出力に基づいて選択して
前記位相比較器に帰還するよう構成したことを特徴とす
るビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304750A JP2698455B2 (ja) | 1989-11-27 | 1989-11-27 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304750A JP2698455B2 (ja) | 1989-11-27 | 1989-11-27 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03166836A JPH03166836A (ja) | 1991-07-18 |
| JP2698455B2 true JP2698455B2 (ja) | 1998-01-19 |
Family
ID=17936773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304750A Expired - Fee Related JP2698455B2 (ja) | 1989-11-27 | 1989-11-27 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698455B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162403A (ja) * | 1993-12-13 | 1995-06-23 | Nec Eng Ltd | 位相同期ループ回路 |
| JP5603441B2 (ja) | 2011-01-31 | 2014-10-08 | 日本電信電話株式会社 | 信号多重装置 |
-
1989
- 1989-11-27 JP JP1304750A patent/JP2698455B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03166836A (ja) | 1991-07-18 |
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