JPS63296521A - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
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- JPS63296521A JPS63296521A JP62132395A JP13239587A JPS63296521A JP S63296521 A JPS63296521 A JP S63296521A JP 62132395 A JP62132395 A JP 62132395A JP 13239587 A JP13239587 A JP 13239587A JP S63296521 A JPS63296521 A JP S63296521A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
以下の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 発明のｍ要
Ｃ従来の技術
Ｄ 発明が解決しようとする問題点
Ｅ 問題点を解決するための手段（第１図）Ｆ゛ 作用
Ｇ 実施例
Ｇ１一実施例の構成（第１図、第２図）Ｇ２量子化Ｉｌ
差低減（第１図、第３図）Ｇ３直流補正（第１図、第２
図、第４図〜第７図）Ｈ発明の効果 Ａ 産業上の利用分野 本発明は、データ復調用に好適なデジタルＰＬＬ回路に
関する。 Ｂ 発明のｍ要 本発明は、デジタルＰＬＬ回路において、入力デジタル
信号が発生する基本周期にｔ＆続する基本周期間にのみ
、デジタル低域フィルタの出力信号を用いてカウンタの
分局比を制御すると共に、入力デジタル信号の同期領域
を検出した時点でデジタル低域フィルタの出力信号をラ
ッチし、このラッチ出力をデジタル低域フィルタの出力
信号と合成することにより、量子化ノイズを低減すると
共に、入力デジタル信号の直流分を補正して、追従特性
を向上させるようにしたものである。 Ｃ従来の技術 フロッピィディスク上に第８図Ａに示すようなデータを
書き込む場合、倍密度記録方式においては、同図已に示
すように、データがＭＦＭ変団されて記録される。デー
タのビット間の時間をＴとするとＭＦＭ変調された後の
パルス間隔は、２Ｔ。 ３Ｔ、４’ｌ’のいずれかになる。 ディスクからデータを読み出す場合は、ＭＦＭ変調され
たパルスから、同図Ｃに示すような、ビットの区切りを
示すウィンドウ信号を作り、これによりＭＦＭの復調を
おこなって、同図りに示すような再生データが得られる
。 このウィンドウ（４号を作る回路はデータ分離回路また
はＶ Ｆ” ０回路と呼ばれ、ＭＦＭ記録の場合、アナ
ログＰＬＬ回路を用いたものがよく１吏用される。 このＶ ｆ” ０回路をディスクから睨み出されるデー
タに同期させるために、！＠９図に示すように、フロッ
ピーディスクの各セクターのデータ領域に先行して、同
期領域が設けられる。そして、この同期領域には、例え
ば１０１０１０・・・１０のような所定のパターンが１
２バイ＋−＝９６ビツトの長さで記録される。 Ｄ 発明が解決しようとする問題点 ところで、アナログＰＬＬ回路は、ＩＣ化されているも
のの、批抗器やコンデンサをＩＣ外部に接続する必要が
ある。また、適宜の調整を必要とし、温度特性が良くな
いなどの問題があった。 上述のような問題を解消するものとして、第１０図に示
すようなデジタルＰ’Ｌ Ｌ回路が知られている。 第１０図において、（１０）はＰＬＬｔＩ！１ＶＩＫで
あって、位相比較回路（１１） 、デジタル低域フィル
タ（１２）及びカウンタ（１３）から構成される。この
カウンタ（１３）は、図示を省略したクロック発生回路
（水晶発振″ａ）から供給されるクロックＣＫを分周し
、その分周値を変化させることで電圧制御発振器（ＶＣ
Ｏ）として機能、する。カウンタ（１３）から周期が′
ｒの第１の出力が位相比較回路（１１）に供給されると
共に、周期が２ ＴのｗＪ２の出力、即ち前述のウィン
ドウ信号が出力端子ＯＵＴに導出される。クロックＣＫ
の繰返し周期は、例えば”ｌ’／１６とされる。 ところが、フロッピーディスクから読み出されたデータ
には、モータの回転むらや、外部ノイズ等によるジッタ
成分が含まれているため、例えばＭ Ｆ Ｍｉ調された
データからデータビットとクロックビットとを分離する
場合、読み出されたデータの周期がクロッＣＫの周期の
整数倍とならないときは、デジタルＰＬＬ回路の量子化
誤差が問題となる。 第ＬｌｌｆｉＡに示すように、フロッピーディスクから
連続して読み出された各データ周期２ＴＪが、いずれも
正規のデータ周期２’ｒ（３２クロック周期）とクロッ
ク周期の奇数倍の差がある、例えば１クロツタ周期だけ
多い場合、同図Ｂに示すように、カウンタ（１３）の第
１の出力の周期が、データの２周期ごとに、交互に１６
クロフク周期と１７クロツク周期とに変化して、入力デ
ータのとカウンタ（１３）の出力■との間の位相差は、
データの２周期ごとに、交互に＋１クロック周期及び−
１クロック周期となり、多数データ周期間では相殺され
る。これにより、デジタルＰＬＬ回路（１０）は位相誤
差が０で入力データに位相同期（ロック）する。 また、第１２図Ａに示すように、フロッピーディスクか
ら連続して読み出された各データ周期２Ｔｊが、いずれ
も正規のデータ周期２１’（３２クロック周期）とクロ
ック周期の偶数倍の差がある、例えば２クロック周期た
け多い場合、同図Ｂに示すように、カウンタ（１３）の
第１の出力の周期が、各データ周期ごとに１７クロソク
周期となって、デジタルＰＬＬ回路（１０）は位相ｉ１
？ｌ！がＯで入力データにロックする。 上述のように、従来のデジタルＰＬＬ１路は入力データ
の定常的（直流的）な周期変動には充分に応答すること
ができる。 これに対して、第１３図Ａに示すように、フロッピーデ
ィスクの回転変動などにより、統み出されたデータの基
本周期Ｔｊが、クロックＣＫの周期の非整数倍、例えば
１６．９倍になっても、第１θ図のデジタルＰＬＬ回路
では１６倍とみなされてしまう。 従って、２ＴＪ 、３ＴＪ ＋ ４ＴＪ間隔のデータで
は、第１３図Ｂに示すような、正規のデータ周期２Ｔ、
３’ｒ。 ４Ｔに対して、それぞれクロック周期の１．８（１％。 ２．７倍、 ３．６倍の誤差が生じてしまう。 このような遺子化誤差のために、従来のデジタルＰＬＬ
回路はアナログＰＬＬ回路に比べて、入力データに対す
る追従特性が劣るという問題があった・ かかる点に鑑み、本発明の目的は、社子化誤差を低減す
ると共に、入力データの直流分の変動にも充分応答して
追従特性を向上させたデジタルＰＬＬ回路を提供すると
ころにある。 Ｅ ｒ！！］題点を硬点するための手段本発明は、カ
ウンタと、所定のパターンを有する同期領域とこの同期
領域に後続するデータ領域とを有し、データ内容に応じ
て基本周期の所定整数倍の間隔で発生する入力デジタル
信号及びカウンタの出力信号が供給され、両信号の位相
が比較されるデジタル位相比較回路と、このデジタル位
相比較回路の出力が供給されるデジタル低域フィルタと
を有し、このデジタル低域フィルタの出力信号に応じて
カウンタの分周比を制御するようにしたデジタルＰＬＬ
回路において、入力デジタル信号が発生する基本周期に
後続する基本周期間に補正制御パルスを発生する補正制
御パルス発生回路を設け、補正制御パルスの発生期間に
のみデジタル低域フィルタの出力信号をカウンタに供給
すると共に、入力デジタル信号の同期領域を検出し、ぞ
のヰ★出出力によってデジタル低域フィルタの出力信号
をラーツチし、ランチ出力をデジタル低域フィルタの出
力信号と合成するようにしたデジタルＰＬＬ回路である
。 ド 作用 かかる構成によれば、置子化誤差が低減されると共に、
入力データの直流分が補正されて、追従特性が向上する
。 Ｇ 実施例 以下、第１図〜第７図を参照しながら、本発明によるデ
ジタルＰＬＬ回路の一実施例について説明する。 Ｇ１一実施例の構成 本発明の一実施例の構成を第１図に示す。この第１図に
おいて、前出第１０図に対応する部分には同一の符号を
付して一部の説明を省略する。 第１図において、（ＩＯＡ）は本実施例のデジタルＰＬ
Ｌ回路を全体として示し、端子ＩＮからの入力データが
位相比較回路（１１）と補正制御パルス発生回路（１４
）とに共通に供給される。この補正制御パルス発生回路
（１４）の出力がアンドゲート（１５）に供給されると
共に、加算器（１７）を介して、デジタル低域フィルタ
（１２）の出力がアントゲ−１−（１５）に供給され、
アントゲ−１−（１５）の出力が、加算器（１６）を介
して、カウンタ（１３）に供給される。加算Ｗ（１６）
には、入力データがない場合にカウンタ（１３）の出力
が中心周波数となるような、中心周波数分周値ｎ ｏ
（” １６）が供給される。また、カウンタ（１３）
の第２の出力、即ちデータ分離のためのウィンドウ信号
が補正制御パルス発生回路（１４）に供給される。 （２０）は直流補正回路を全体として示し、同期領域検
出回路（２１）及び直流分ラッチ回路（２２）から構成
される。同期領域検出回路（２１）の端子（２１ａ ）
と（２１ｂ）とに、入力端子ＩＮからの入２カデータと
カウンタ（１３）からのウィンドウ信号とがそれぞれ供
給される。デジタル低域フィルタ（１２）の出力が直流
分ラッチ回路（２２）に供給されると共に、同期領域検
出回路（２１）の検出出力がラッチ信号として直流分ラ
ッチ回路（２２）に供給され、この直流分ラッチ回路（
２２）のラッチ出力が加算器（１７）に供給されて、デ
ジタル低域フィルタ（１２）の出力と合成される。 第２図に直流補正回路（２０）の詳細構成を示す。 第２図において、端子（２１ａ）からの入力データと端
子（２１ｂ ）からのウィンドウ信号とがデータ再生回
路（２３）に供給され、データ再生回路（２３）の出力
が１６ビツトシフトレジスタ（２４）に供給される。こ
のシフトレジスタ（２４）には端子（２１ｂ）からウィ
ンドウ信号がクロックとして供給される。シフトレジス
タ（２４）の出力が同期パターン検出回路（２５）に供
給され、同期パターン検出回路（２５）の出力が、ラン
チ信号として、直流分ラッチ回路（２２）に供給される
。 なお、データ再生回路（２３）は前述のデータ分離回路
のものと兼用してもよい。 Ｇ２量子化娯差低減 ｕ子化誤差を低減するための本実施例の動作は次のよう
である。 第３図Ａに示すような基本周期がｌ゛の入力データ■が
デジタルＰＬＬ回路Ｃｌ０Ａ）に入力されると、位相比
較回路（１１）において、同図Ｂに示すようなカウンタ
（１３）の第１の出力（ＶＣＯパルス）■との位相差が
計測され、この計測された位相差に基いて、同図りに示
すようなデジタル低域フィルタ（１２）の出力〔ｎ１〕
がアンドゲート（１５）に供給される。このアンドゲー
ト（１５）の他方の入力端子には補正制御パルス発生回
路（１４）から同図Ｃに示すような補正制御パルス◎が
供給されており、ｖＣＯパルス［相］の最初の１サイク
ル（計測サイクル）では、この補正制御パルス◎が“Ｌ
ｏ ”レベルであるため、同図Ｅに示すように、アンド
ゲート（１５）の出力［Ｆ］が（０）となる、これによ
り、同図Ｆに示すように、加算器（１６）の出力［Ｆ］
は中心周波数分周値（ｎｏ ）となり、これがカウンタ
（１３）の値となる。 ■ＣＯパルス■の次の１サイクルでは、第３図Ｃに示す
ように、補正制御パルス◎が“Ｈｉ ″となって、アン
トゲ−）（１５）が１゛開」となり、デジタル低域フィ
ルタ（１２）の出力■の値〔ｎ１〕が加算器（１６）に
供給される。これにより、同図Ｆに示すように、加算器
（１６）の出力［Ｆ］が（ｎ。 ＋ｎ１〕となり、カウンタ（１３）の値が、入力データ
の位相に応じて補正される。 ■ＣＯパルス■の３＃に目及び４番目の１サイクルでは
、補正制御パルスＯが再び“Ｌｏ ”レベルとなり、最
初の１サイクルと同様の動作が繰返されて、カウンタ（
１３）の値は（ｎ、））となる。 以下同様にして、入力データ■が到来し、ｖＣＯパルス
■との位相、ｉＩ ｎ２＋ｎ３ ・・・が計測される
と、ＶＣＯパルスの次の１サイクル（？ＩＩｉ正号イク
ル）でのみ、この計測された位相差に基いて、カウンタ
（１３）の値が補正される。 中心周波数分周値（ｎｏ ）が例えば１６に設定される
と共に、デジタル低域フィルタ（１２）の出力（ｎｉ）
が、例えば−８≦ｎｌ≦７に設定されて、データレート
が最も速い８インチＭＦＭモードの場合、１６ Ｍ １
１ ｚのクロック周波数に対して、カウンタ（１３）の
出力の周波数は６９６〜２０００ＫＩＩｚの範囲で制御
される。また、このカウンタ（１３）には〔７〕がロー
ドされ、ダウンカウントされる。従って、入力データが
あった場合、その時点でのカウンタ（１３）の値をラッ
チすれば、これがそのまま、入力データのとカウンタ（
１３）の出力との位相差となる。 Ｇ３直流補正 ところで、前第１１図に示すような、直流的な周期変動
を有する入力データが第１図の実施例に供給された場合
、直流補正回路（２０）を機能させないときには、デジ
タルＰＬＬ回路（１０＾）は入力データにロックするも
のの、残留位相誤差が発生する。 即ち、第４図Ａに示すようなデータ周期が３３クロック
周期に等しい、換言すれば、１クロック周期分の直流的
周期変動を有する入力データ■が供給されると、前述の
ようにして、入力データの到来した計測サイクルにおい
て、同図Ｂに示すようなりＣＯパルス■との位相差（＋
１）が計測され、同図Ｃに示すように、デジタル低域フ
ィルタ（１２）から〔＋１〕が出力される。後続する補
正サイクルにおいては、同図りに示すように、この（＋
１）によってカウンタ（１３）の分周値が〔１６〕から
〔１７〕に補正される。 以下、同様の動作が繰返されて、針側サイクルと補正サ
イクルとの和が入力データの周期と等しくなり、第１図
のデジタルＰＬＬ回路（ＩＯＡ ）は入力データにロッ
クするが、第４図Ａ、Ｂから明らかなように、各データ
周期に１クロック周期分の位相誤差が残留する。 また、前出第１２図に示すような、２クロック周期分の
直流的周期変動を有する入力データが供給された場合は
、上述と同様にして、この２クロック周期分の位相誤差
が残留する。 この残留位相誤差があると、デジタルＰＬＬ回路（ＩＯ
Ａ）の引込み範囲（キャプチャ・レンジ）が制限されて
しまうため、本実施例においては、直流補正回路（２０
）を設けて、従来のデジタルＰＬＬ回路（１０）と同様
に、入力データの直流的な周期変動にも充分に応答し得
るようにしている。 第２図の直流補正回路（２０）の動作は次のとおりであ
る。 ＰＬＬ回路（１０＾）が前述のように同期パターンにロ
ックすると、第５図Ａ及びＢに示すように、入力データ
のと、カウンタ（１３） （第１図参照）の第１の出
力、ｖＣＯパルス■との位相関係は一定となる。カウン
タ（１３）から、端子（２１ｂ）を介して、同図Ｃに示
すようなウィンドウパルスＯがデータ再生回路（２３）
に供給されると、同図Ａに示すようなＭＦＭ変調された
１０１ｏ・・・の同期パターンに対応して、データ再生
回路（２３）の出力には、同図りに示すように、１０１
０・・・の再生データ■が得られる。この再生データ■
が、１６ビントシフトレジスタ（２４）を介して、同期
パターン検出回路（２５）に供給される。この検出回路
（２５）において、１６ビツトの１０１０１０・・・１
０の同期パターンが検出された時点で、同図Ｅに示すよ
うなラッチ信号■が同期パターン検出回路（２５）から
直流分ラッチ回路（２２）に供給される。これにより、
この時点の位相誤差がラッチされる。 第１図のデジタルＰＬＬ回路（ＩＯＡ）に、第６図Ａに
示すような同期パターンのデータが入力されると、ＰＬ
Ｌ回路（１０＾）が入力データにロックするまでは、同
図Ｂに示すように、位相ｗＡ差の値は正及び負に変動す
る（同図において７等は負数を表わす）。 ＰＬＬ回路（ＩＯＡ）のロックが完了すると、前述のよ
うに、位相誤差は一定の値となる。そして、入力データ
に直流的周期変動がある場合は、同図Ｂに示すように、
例えば〔１〕の位相誤差が残留する。同期領域検出回路
（２１）により、前述のようにして、同期領域が検出さ
れると、本実施例においては、この（１）の位相ｗ４差
が入力データの周期変動の直流分であるにみなして、同
図Ｃに示すラッチ信号により、これを直流分ラッチ回路
（２２）にラッチする。 以後、同図りに示すように、直流分ラッチ回路（２２）
の出力は（０〕から〔１〕に上昇する。 加算回路（１７）において、このラッチ回路（２２）の
補正値（１〕とデジタル低域フィルタ（１２）からの残
留位相誤差とが合成され、加算器（１５）において、合
成値と中心周波数分周値（ｎｏ ）とが加算されて、カ
ウンタ（１３）の分周比が補正される。 第７図に示すように、１クロック周期分の直流的周期変
動を有する入力データが供給されると、本実施例のデジ
タルＰＬＬ回路（ＩＯＡ）には、直流補正回路（２０）
の補正出力が得られるまで、前出第４図に示したように
、１クロック周期分の位相誤差が残留している。 上述のようにして、直流補正回路（２ｏ）から補正値〔
１〕が得られると、第７図Ｃに示すように、最初の計測
サイクルにおいて、この補正値（１〕が位相誤差値〔１
〕と加算される。これにより、最初の補正サイクルにお
いては、同図りに示すように、カウンタ（１３）の分周
値が１６＋ １ ＋ １−１８となり、この結果、同図
Ａ、Ｂに示すように、２番目の計測サイクルでは、入力
データのとｖＣＯパルス■との位相誤差が（０）となる
。このとき、同図Ｃに示すように、直流補正回路（２０
）の補正値（１）が持続しているため、同図りに示すよ
うに、２番目の補正サイクルにおけるカウンタ（１３）
の分周値が１６＋ １−１７となり、３番目の計測サイ
クルにおいても、同図Ａ、 Ｂ、に示すように、入力デ
ータ■と■ＣＯパルス■との位相誤差は
差低減（第１図、第３図）Ｇ３直流補正（第１図、第２
図、第４図〜第７図）Ｈ発明の効果 Ａ 産業上の利用分野 本発明は、データ復調用に好適なデジタルＰＬＬ回路に
関する。 Ｂ 発明のｍ要 本発明は、デジタルＰＬＬ回路において、入力デジタル
信号が発生する基本周期にｔ＆続する基本周期間にのみ
、デジタル低域フィルタの出力信号を用いてカウンタの
分局比を制御すると共に、入力デジタル信号の同期領域
を検出した時点でデジタル低域フィルタの出力信号をラ
ッチし、このラッチ出力をデジタル低域フィルタの出力
信号と合成することにより、量子化ノイズを低減すると
共に、入力デジタル信号の直流分を補正して、追従特性
を向上させるようにしたものである。 Ｃ従来の技術 フロッピィディスク上に第８図Ａに示すようなデータを
書き込む場合、倍密度記録方式においては、同図已に示
すように、データがＭＦＭ変団されて記録される。デー
タのビット間の時間をＴとするとＭＦＭ変調された後の
パルス間隔は、２Ｔ。 ３Ｔ、４’ｌ’のいずれかになる。 ディスクからデータを読み出す場合は、ＭＦＭ変調され
たパルスから、同図Ｃに示すような、ビットの区切りを
示すウィンドウ信号を作り、これによりＭＦＭの復調を
おこなって、同図りに示すような再生データが得られる
。 このウィンドウ（４号を作る回路はデータ分離回路また
はＶ Ｆ” ０回路と呼ばれ、ＭＦＭ記録の場合、アナ
ログＰＬＬ回路を用いたものがよく１吏用される。 このＶ ｆ” ０回路をディスクから睨み出されるデー
タに同期させるために、！＠９図に示すように、フロッ
ピーディスクの各セクターのデータ領域に先行して、同
期領域が設けられる。そして、この同期領域には、例え
ば１０１０１０・・・１０のような所定のパターンが１
２バイ＋−＝９６ビツトの長さで記録される。 Ｄ 発明が解決しようとする問題点 ところで、アナログＰＬＬ回路は、ＩＣ化されているも
のの、批抗器やコンデンサをＩＣ外部に接続する必要が
ある。また、適宜の調整を必要とし、温度特性が良くな
いなどの問題があった。 上述のような問題を解消するものとして、第１０図に示
すようなデジタルＰ’Ｌ Ｌ回路が知られている。 第１０図において、（１０）はＰＬＬｔＩ！１ＶＩＫで
あって、位相比較回路（１１） 、デジタル低域フィル
タ（１２）及びカウンタ（１３）から構成される。この
カウンタ（１３）は、図示を省略したクロック発生回路
（水晶発振″ａ）から供給されるクロックＣＫを分周し
、その分周値を変化させることで電圧制御発振器（ＶＣ
Ｏ）として機能、する。カウンタ（１３）から周期が′
ｒの第１の出力が位相比較回路（１１）に供給されると
共に、周期が２ ＴのｗＪ２の出力、即ち前述のウィン
ドウ信号が出力端子ＯＵＴに導出される。クロックＣＫ
の繰返し周期は、例えば”ｌ’／１６とされる。 ところが、フロッピーディスクから読み出されたデータ
には、モータの回転むらや、外部ノイズ等によるジッタ
成分が含まれているため、例えばＭ Ｆ Ｍｉ調された
データからデータビットとクロックビットとを分離する
場合、読み出されたデータの周期がクロッＣＫの周期の
整数倍とならないときは、デジタルＰＬＬ回路の量子化
誤差が問題となる。 第ＬｌｌｆｉＡに示すように、フロッピーディスクから
連続して読み出された各データ周期２ＴＪが、いずれも
正規のデータ周期２’ｒ（３２クロック周期）とクロッ
ク周期の奇数倍の差がある、例えば１クロツタ周期だけ
多い場合、同図Ｂに示すように、カウンタ（１３）の第
１の出力の周期が、データの２周期ごとに、交互に１６
クロフク周期と１７クロツク周期とに変化して、入力デ
ータのとカウンタ（１３）の出力■との間の位相差は、
データの２周期ごとに、交互に＋１クロック周期及び−
１クロック周期となり、多数データ周期間では相殺され
る。これにより、デジタルＰＬＬ回路（１０）は位相誤
差が０で入力データに位相同期（ロック）する。 また、第１２図Ａに示すように、フロッピーディスクか
ら連続して読み出された各データ周期２Ｔｊが、いずれ
も正規のデータ周期２１’（３２クロック周期）とクロ
ック周期の偶数倍の差がある、例えば２クロック周期た
け多い場合、同図Ｂに示すように、カウンタ（１３）の
第１の出力の周期が、各データ周期ごとに１７クロソク
周期となって、デジタルＰＬＬ回路（１０）は位相ｉ１
？ｌ！がＯで入力データにロックする。 上述のように、従来のデジタルＰＬＬ１路は入力データ
の定常的（直流的）な周期変動には充分に応答すること
ができる。 これに対して、第１３図Ａに示すように、フロッピーデ
ィスクの回転変動などにより、統み出されたデータの基
本周期Ｔｊが、クロックＣＫの周期の非整数倍、例えば
１６．９倍になっても、第１θ図のデジタルＰＬＬ回路
では１６倍とみなされてしまう。 従って、２ＴＪ 、３ＴＪ ＋ ４ＴＪ間隔のデータで
は、第１３図Ｂに示すような、正規のデータ周期２Ｔ、
３’ｒ。 ４Ｔに対して、それぞれクロック周期の１．８（１％。 ２．７倍、 ３．６倍の誤差が生じてしまう。 このような遺子化誤差のために、従来のデジタルＰＬＬ
回路はアナログＰＬＬ回路に比べて、入力データに対す
る追従特性が劣るという問題があった・ かかる点に鑑み、本発明の目的は、社子化誤差を低減す
ると共に、入力データの直流分の変動にも充分応答して
追従特性を向上させたデジタルＰＬＬ回路を提供すると
ころにある。 Ｅ ｒ！！］題点を硬点するための手段本発明は、カ
ウンタと、所定のパターンを有する同期領域とこの同期
領域に後続するデータ領域とを有し、データ内容に応じ
て基本周期の所定整数倍の間隔で発生する入力デジタル
信号及びカウンタの出力信号が供給され、両信号の位相
が比較されるデジタル位相比較回路と、このデジタル位
相比較回路の出力が供給されるデジタル低域フィルタと
を有し、このデジタル低域フィルタの出力信号に応じて
カウンタの分周比を制御するようにしたデジタルＰＬＬ
回路において、入力デジタル信号が発生する基本周期に
後続する基本周期間に補正制御パルスを発生する補正制
御パルス発生回路を設け、補正制御パルスの発生期間に
のみデジタル低域フィルタの出力信号をカウンタに供給
すると共に、入力デジタル信号の同期領域を検出し、ぞ
のヰ★出出力によってデジタル低域フィルタの出力信号
をラーツチし、ランチ出力をデジタル低域フィルタの出
力信号と合成するようにしたデジタルＰＬＬ回路である
。 ド 作用 かかる構成によれば、置子化誤差が低減されると共に、
入力データの直流分が補正されて、追従特性が向上する
。 Ｇ 実施例 以下、第１図〜第７図を参照しながら、本発明によるデ
ジタルＰＬＬ回路の一実施例について説明する。 Ｇ１一実施例の構成 本発明の一実施例の構成を第１図に示す。この第１図に
おいて、前出第１０図に対応する部分には同一の符号を
付して一部の説明を省略する。 第１図において、（ＩＯＡ）は本実施例のデジタルＰＬ
Ｌ回路を全体として示し、端子ＩＮからの入力データが
位相比較回路（１１）と補正制御パルス発生回路（１４
）とに共通に供給される。この補正制御パルス発生回路
（１４）の出力がアンドゲート（１５）に供給されると
共に、加算器（１７）を介して、デジタル低域フィルタ
（１２）の出力がアントゲ−１−（１５）に供給され、
アントゲ−１−（１５）の出力が、加算器（１６）を介
して、カウンタ（１３）に供給される。加算Ｗ（１６）
には、入力データがない場合にカウンタ（１３）の出力
が中心周波数となるような、中心周波数分周値ｎ ｏ
（” １６）が供給される。また、カウンタ（１３）
の第２の出力、即ちデータ分離のためのウィンドウ信号
が補正制御パルス発生回路（１４）に供給される。 （２０）は直流補正回路を全体として示し、同期領域検
出回路（２１）及び直流分ラッチ回路（２２）から構成
される。同期領域検出回路（２１）の端子（２１ａ ）
と（２１ｂ）とに、入力端子ＩＮからの入２カデータと
カウンタ（１３）からのウィンドウ信号とがそれぞれ供
給される。デジタル低域フィルタ（１２）の出力が直流
分ラッチ回路（２２）に供給されると共に、同期領域検
出回路（２１）の検出出力がラッチ信号として直流分ラ
ッチ回路（２２）に供給され、この直流分ラッチ回路（
２２）のラッチ出力が加算器（１７）に供給されて、デ
ジタル低域フィルタ（１２）の出力と合成される。 第２図に直流補正回路（２０）の詳細構成を示す。 第２図において、端子（２１ａ）からの入力データと端
子（２１ｂ ）からのウィンドウ信号とがデータ再生回
路（２３）に供給され、データ再生回路（２３）の出力
が１６ビツトシフトレジスタ（２４）に供給される。こ
のシフトレジスタ（２４）には端子（２１ｂ）からウィ
ンドウ信号がクロックとして供給される。シフトレジス
タ（２４）の出力が同期パターン検出回路（２５）に供
給され、同期パターン検出回路（２５）の出力が、ラン
チ信号として、直流分ラッチ回路（２２）に供給される
。 なお、データ再生回路（２３）は前述のデータ分離回路
のものと兼用してもよい。 Ｇ２量子化娯差低減 ｕ子化誤差を低減するための本実施例の動作は次のよう
である。 第３図Ａに示すような基本周期がｌ゛の入力データ■が
デジタルＰＬＬ回路Ｃｌ０Ａ）に入力されると、位相比
較回路（１１）において、同図Ｂに示すようなカウンタ
（１３）の第１の出力（ＶＣＯパルス）■との位相差が
計測され、この計測された位相差に基いて、同図りに示
すようなデジタル低域フィルタ（１２）の出力〔ｎ１〕
がアンドゲート（１５）に供給される。このアンドゲー
ト（１５）の他方の入力端子には補正制御パルス発生回
路（１４）から同図Ｃに示すような補正制御パルス◎が
供給されており、ｖＣＯパルス［相］の最初の１サイク
ル（計測サイクル）では、この補正制御パルス◎が“Ｌ
ｏ ”レベルであるため、同図Ｅに示すように、アンド
ゲート（１５）の出力［Ｆ］が（０）となる、これによ
り、同図Ｆに示すように、加算器（１６）の出力［Ｆ］
は中心周波数分周値（ｎｏ ）となり、これがカウンタ
（１３）の値となる。 ■ＣＯパルス■の次の１サイクルでは、第３図Ｃに示す
ように、補正制御パルス◎が“Ｈｉ ″となって、アン
トゲ−）（１５）が１゛開」となり、デジタル低域フィ
ルタ（１２）の出力■の値〔ｎ１〕が加算器（１６）に
供給される。これにより、同図Ｆに示すように、加算器
（１６）の出力［Ｆ］が（ｎ。 ＋ｎ１〕となり、カウンタ（１３）の値が、入力データ
の位相に応じて補正される。 ■ＣＯパルス■の３＃に目及び４番目の１サイクルでは
、補正制御パルスＯが再び“Ｌｏ ”レベルとなり、最
初の１サイクルと同様の動作が繰返されて、カウンタ（
１３）の値は（ｎ、））となる。 以下同様にして、入力データ■が到来し、ｖＣＯパルス
■との位相、ｉＩ ｎ２＋ｎ３ ・・・が計測される
と、ＶＣＯパルスの次の１サイクル（？ＩＩｉ正号イク
ル）でのみ、この計測された位相差に基いて、カウンタ
（１３）の値が補正される。 中心周波数分周値（ｎｏ ）が例えば１６に設定される
と共に、デジタル低域フィルタ（１２）の出力（ｎｉ）
が、例えば−８≦ｎｌ≦７に設定されて、データレート
が最も速い８インチＭＦＭモードの場合、１６ Ｍ １
１ ｚのクロック周波数に対して、カウンタ（１３）の
出力の周波数は６９６〜２０００ＫＩＩｚの範囲で制御
される。また、このカウンタ（１３）には〔７〕がロー
ドされ、ダウンカウントされる。従って、入力データが
あった場合、その時点でのカウンタ（１３）の値をラッ
チすれば、これがそのまま、入力データのとカウンタ（
１３）の出力との位相差となる。 Ｇ３直流補正 ところで、前第１１図に示すような、直流的な周期変動
を有する入力データが第１図の実施例に供給された場合
、直流補正回路（２０）を機能させないときには、デジ
タルＰＬＬ回路（１０＾）は入力データにロックするも
のの、残留位相誤差が発生する。 即ち、第４図Ａに示すようなデータ周期が３３クロック
周期に等しい、換言すれば、１クロック周期分の直流的
周期変動を有する入力データ■が供給されると、前述の
ようにして、入力データの到来した計測サイクルにおい
て、同図Ｂに示すようなりＣＯパルス■との位相差（＋
１）が計測され、同図Ｃに示すように、デジタル低域フ
ィルタ（１２）から〔＋１〕が出力される。後続する補
正サイクルにおいては、同図りに示すように、この（＋
１）によってカウンタ（１３）の分周値が〔１６〕から
〔１７〕に補正される。 以下、同様の動作が繰返されて、針側サイクルと補正サ
イクルとの和が入力データの周期と等しくなり、第１図
のデジタルＰＬＬ回路（ＩＯＡ ）は入力データにロッ
クするが、第４図Ａ、Ｂから明らかなように、各データ
周期に１クロック周期分の位相誤差が残留する。 また、前出第１２図に示すような、２クロック周期分の
直流的周期変動を有する入力データが供給された場合は
、上述と同様にして、この２クロック周期分の位相誤差
が残留する。 この残留位相誤差があると、デジタルＰＬＬ回路（ＩＯ
Ａ）の引込み範囲（キャプチャ・レンジ）が制限されて
しまうため、本実施例においては、直流補正回路（２０
）を設けて、従来のデジタルＰＬＬ回路（１０）と同様
に、入力データの直流的な周期変動にも充分に応答し得
るようにしている。 第２図の直流補正回路（２０）の動作は次のとおりであ
る。 ＰＬＬ回路（１０＾）が前述のように同期パターンにロ
ックすると、第５図Ａ及びＢに示すように、入力データ
のと、カウンタ（１３） （第１図参照）の第１の出
力、ｖＣＯパルス■との位相関係は一定となる。カウン
タ（１３）から、端子（２１ｂ）を介して、同図Ｃに示
すようなウィンドウパルスＯがデータ再生回路（２３）
に供給されると、同図Ａに示すようなＭＦＭ変調された
１０１ｏ・・・の同期パターンに対応して、データ再生
回路（２３）の出力には、同図りに示すように、１０１
０・・・の再生データ■が得られる。この再生データ■
が、１６ビントシフトレジスタ（２４）を介して、同期
パターン検出回路（２５）に供給される。この検出回路
（２５）において、１６ビツトの１０１０１０・・・１
０の同期パターンが検出された時点で、同図Ｅに示すよ
うなラッチ信号■が同期パターン検出回路（２５）から
直流分ラッチ回路（２２）に供給される。これにより、
この時点の位相誤差がラッチされる。 第１図のデジタルＰＬＬ回路（ＩＯＡ）に、第６図Ａに
示すような同期パターンのデータが入力されると、ＰＬ
Ｌ回路（１０＾）が入力データにロックするまでは、同
図Ｂに示すように、位相ｗＡ差の値は正及び負に変動す
る（同図において７等は負数を表わす）。 ＰＬＬ回路（ＩＯＡ）のロックが完了すると、前述のよ
うに、位相誤差は一定の値となる。そして、入力データ
に直流的周期変動がある場合は、同図Ｂに示すように、
例えば〔１〕の位相誤差が残留する。同期領域検出回路
（２１）により、前述のようにして、同期領域が検出さ
れると、本実施例においては、この（１）の位相ｗ４差
が入力データの周期変動の直流分であるにみなして、同
図Ｃに示すラッチ信号により、これを直流分ラッチ回路
（２２）にラッチする。 以後、同図りに示すように、直流分ラッチ回路（２２）
の出力は（０〕から〔１〕に上昇する。 加算回路（１７）において、このラッチ回路（２２）の
補正値（１〕とデジタル低域フィルタ（１２）からの残
留位相誤差とが合成され、加算器（１５）において、合
成値と中心周波数分周値（ｎｏ ）とが加算されて、カ
ウンタ（１３）の分周比が補正される。 第７図に示すように、１クロック周期分の直流的周期変
動を有する入力データが供給されると、本実施例のデジ
タルＰＬＬ回路（ＩＯＡ）には、直流補正回路（２０）
の補正出力が得られるまで、前出第４図に示したように
、１クロック周期分の位相誤差が残留している。 上述のようにして、直流補正回路（２ｏ）から補正値〔
１〕が得られると、第７図Ｃに示すように、最初の計測
サイクルにおいて、この補正値（１〕が位相誤差値〔１
〕と加算される。これにより、最初の補正サイクルにお
いては、同図りに示すように、カウンタ（１３）の分周
値が１６＋ １ ＋ １−１８となり、この結果、同図
Ａ、Ｂに示すように、２番目の計測サイクルでは、入力
データのとｖＣＯパルス■との位相誤差が（０）となる
。このとき、同図Ｃに示すように、直流補正回路（２０
）の補正値（１）が持続しているため、同図りに示すよ
うに、２番目の補正サイクルにおけるカウンタ（１３）
の分周値が１６＋ １−１７となり、３番目の計測サイ
クルにおいても、同図Ａ、 Ｂ、に示すように、入力デ
ータ■と■ＣＯパルス■との位相誤差は
〔０〕となる。
以下、同様の動作が繰返されて、第１図のデジタルＰＬ
Ｌ回路（ＩＯＡ）は、残留位相誤差なしに、直流的周期
変動を有する入力データにロックし、そのキャプチャー
レンジを拡大することができる。 Ｈ発明の効果 以上詳述のように、本発明によれば、入力デジタル信号
が発生する基本周期に後続する基本周期間に補正制御パ
ルスを発生させて、この期間のみデジタル低域フィルタ
の出力でカウンタの分周比を制御すると共に、入力デジ
タル信号の同期領域を検出した時点でデジタル低域フィ
ルタの出力をラッチし、このラッチ出力をデジタル低域
フィルタの出力信号と合成するようにしたので、量子化
誤差を低減すると共に、入力デジタル信号の直流分を補
正して、追従特性を向上させたデジタルＰＬＬ回路が得
られる。
Ｌ回路（ＩＯＡ）は、残留位相誤差なしに、直流的周期
変動を有する入力データにロックし、そのキャプチャー
レンジを拡大することができる。 Ｈ発明の効果 以上詳述のように、本発明によれば、入力デジタル信号
が発生する基本周期に後続する基本周期間に補正制御パ
ルスを発生させて、この期間のみデジタル低域フィルタ
の出力でカウンタの分周比を制御すると共に、入力デジ
タル信号の同期領域を検出した時点でデジタル低域フィ
ルタの出力をラッチし、このラッチ出力をデジタル低域
フィルタの出力信号と合成するようにしたので、量子化
誤差を低減すると共に、入力デジタル信号の直流分を補
正して、追従特性を向上させたデジタルＰＬＬ回路が得
られる。
【図面の簡単な説明】
第１図は本発明によるデジタルＰＬＬ回路の一実施例の
構成を示すブロック図、第２図は第１図の実施例の要部
の構成を示すブロック図、第３図は第１図の実施例の量
子化誤差低減動作を説明するためのタイムチャート、第
４図は本発明の説明のためのタイムチャート、第５図は
本発明の一実施例の要部の動作を説明するためのタイム
チャート、第６図及び第７図は第１図の実施例の直流補
正動作を説明するためのタイムチャート、第８図及び第
９図は本発明の説明のためのタイムチャート及び概念図
、第１０図は従来のデジタルＰＬＬ回路の構成例を示す
ブロック図、第１１図〜第１３図は従来例の動作を説明
するためのタイムチャートである。 （１０＾）はデジタルＰＬＬ回路、（１１）は位相比較
回路、（１２）はデジタル低域フィルタ、（１３）はカ
ウンタ、（１４）は補正制御パルス発生回路、（２１）
は同期領域検出回路、（２２）は直流分ラッチ回路であ
る。
構成を示すブロック図、第２図は第１図の実施例の要部
の構成を示すブロック図、第３図は第１図の実施例の量
子化誤差低減動作を説明するためのタイムチャート、第
４図は本発明の説明のためのタイムチャート、第５図は
本発明の一実施例の要部の動作を説明するためのタイム
チャート、第６図及び第７図は第１図の実施例の直流補
正動作を説明するためのタイムチャート、第８図及び第
９図は本発明の説明のためのタイムチャート及び概念図
、第１０図は従来のデジタルＰＬＬ回路の構成例を示す
ブロック図、第１１図〜第１３図は従来例の動作を説明
するためのタイムチャートである。 （１０＾）はデジタルＰＬＬ回路、（１１）は位相比較
回路、（１２）はデジタル低域フィルタ、（１３）はカ
ウンタ、（１４）は補正制御パルス発生回路、（２１）
は同期領域検出回路、（２２）は直流分ラッチ回路であ
る。
Claims (1)
- 【特許請求の範囲】 カウンタと、所定のパターンを有する同期領域と該同期
領域に後続するデータ領域とを有し、データ内容に応じ
て基本周期の所定整数倍の間隔で発生する入力デジタル
信号及び上記カウンタの出力信号が供給され、両信号の
位相が比較されるデジタル位相比較回路と、該デジタル
位相比較回路の出力が供給されるデジタル低域フィルタ
とを有し、該デジタル低域フィルタの出力信号に応じて
上記カウンタの分周比を制御するようにしたデジタルＰ
ＬＬ回路において、 上記入力デジタル信号が発生する基本周期に後続する基
本周期間に補正制御パルスを発生する補正制御パルス発
生回路を設け、 上記補正制御パルスの発生期間にのみ上記デジタル低域
フィルタの出力信号を上記カウンタに供給すると共に、 上記入力デジタル信号の上記同期領域を検出し、その検
出出力によって上記デジタル低域フィルタの出力信号を
ラッチし、ラッチ出力を上記デジタル低域フィルタの出
力信号と合成するようにしたことを特徴とするデジタル
ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132395A JP2661040B2 (ja) | 1987-05-28 | 1987-05-28 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132395A JP2661040B2 (ja) | 1987-05-28 | 1987-05-28 | デジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296521A true JPS63296521A (ja) | 1988-12-02 |
| JP2661040B2 JP2661040B2 (ja) | 1997-10-08 |
Family
ID=15080387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132395A Expired - Lifetime JP2661040B2 (ja) | 1987-05-28 | 1987-05-28 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661040B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023150A (ja) * | 2002-06-12 | 2004-01-22 | Denso Corp | クロック再生装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101527A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | デジタル位相制御発振回路 |
| JPS6013613A (ja) * | 1983-06-21 | 1985-01-24 | ストラペツク・アクチエンゲゼルシヤフト | 包装物結縛装置 |
| JPS6019323A (ja) * | 1983-07-14 | 1985-01-31 | Seiko Epson Corp | Ｐｌｌ回路 |
-
1987
- 1987-05-28 JP JP62132395A patent/JP2661040B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101527A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | デジタル位相制御発振回路 |
| JPS6013613A (ja) * | 1983-06-21 | 1985-01-24 | ストラペツク・アクチエンゲゼルシヤフト | 包装物結縛装置 |
| JPS6019323A (ja) * | 1983-07-14 | 1985-01-31 | Seiko Epson Corp | Ｐｌｌ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023150A (ja) * | 2002-06-12 | 2004-01-22 | Denso Corp | クロック再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661040B2 (ja) | 1997-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |