JP2806239B2 - 周波数シンセサイザ - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は基準信号に追従する同期
信号を生成する周波数シンセサイザに関するものであ
る。
信号を生成する周波数シンセサイザに関するものであ
る。
【０００２】
【従来の技術】従来のこの種の周波数シンセサイザとし
て、例えば特公平３−３８７７８に示されたものがあ
り、図２３は上記に示された基本構成ブロック図であ
る。図において、１は位相比較器、２はループフィルタ
であるローパスフィルタ、３は可変周波数発振器である
電圧制御発振器、１１ａは波形データ読み出し手段であ
るアキュムレータ、１２はルックアップテーブルである
メモリ、１３は比較信号生成手段、２１はアドレスデー
タ設定手段であり、上記の１１ａ，１２，１３とからダ
イレクト・ディジタルシンセサイザが構成されている。
て、例えば特公平３−３８７７８に示されたものがあ
り、図２３は上記に示された基本構成ブロック図であ
る。図において、１は位相比較器、２はループフィルタ
であるローパスフィルタ、３は可変周波数発振器である
電圧制御発振器、１１ａは波形データ読み出し手段であ
るアキュムレータ、１２はルックアップテーブルである
メモリ、１３は比較信号生成手段、２１はアドレスデー
タ設定手段であり、上記の１１ａ，１２，１３とからダ
イレクト・ディジタルシンセサイザが構成されている。
【０００３】次に、図２３の周波数シンセサイザの動作
について説明する。基準周波数と比較周波数との位相差
を検知する位相比較器１と、上記位相比較器１から出力
される位相差信号を通過させるローパスフィルター２
と、上記位相差信号に基づいた周波数Ｆを発振する可変
周波数発振器３と、上記発振器３の発振周波数を比較周
波数として上記位相比較器１に入力する周波数シンセサ
イザにおいて、波形データ読み出し手段１１ａでは、上
記発振周波数Ｆをクロックとして、アドレスデータ設定
手段２１にて設定されたアドレスデータに基づいたアク
セス信号で波形データを記憶させた記憶手段１６をアク
セスして所定の波形データを読み出し、比較周波数生成
手段１３では、上記波形データに基づいた比較周波数を
Ｄ／Ａコンバーター等により生成し、上記位相比較器１
では、上記比較周波数と上記基準周波数との位相差を比
較するようにＰＬＬ回路を構成したので、上記アドレス
データを変化させると、上記アクセス信号が変化し、読
み出される波形データが変わるので、上記比較周波数Ｂ
変化し、もって、上記発振周波数Ｆも変化する。そし
て、上記基準周波数と上記比較周波数の位相差をなくす
発振周波数Ｆを上記発振器３にて発振し、当該ＰＬＬ回
路の発振周波数はロックする。このような周波数シンセ
サイザによれば、上記基準周波数を高く設定しても設定
周波数ピッチ以下の周波数ピッチの出力が得られ、ＰＬ
Ｌ回路のロックアップタイムも高速化される。
について説明する。基準周波数と比較周波数との位相差
を検知する位相比較器１と、上記位相比較器１から出力
される位相差信号を通過させるローパスフィルター２
と、上記位相差信号に基づいた周波数Ｆを発振する可変
周波数発振器３と、上記発振器３の発振周波数を比較周
波数として上記位相比較器１に入力する周波数シンセサ
イザにおいて、波形データ読み出し手段１１ａでは、上
記発振周波数Ｆをクロックとして、アドレスデータ設定
手段２１にて設定されたアドレスデータに基づいたアク
セス信号で波形データを記憶させた記憶手段１６をアク
セスして所定の波形データを読み出し、比較周波数生成
手段１３では、上記波形データに基づいた比較周波数を
Ｄ／Ａコンバーター等により生成し、上記位相比較器１
では、上記比較周波数と上記基準周波数との位相差を比
較するようにＰＬＬ回路を構成したので、上記アドレス
データを変化させると、上記アクセス信号が変化し、読
み出される波形データが変わるので、上記比較周波数Ｂ
変化し、もって、上記発振周波数Ｆも変化する。そし
て、上記基準周波数と上記比較周波数の位相差をなくす
発振周波数Ｆを上記発振器３にて発振し、当該ＰＬＬ回
路の発振周波数はロックする。このような周波数シンセ
サイザによれば、上記基準周波数を高く設定しても設定
周波数ピッチ以下の周波数ピッチの出力が得られ、ＰＬ
Ｌ回路のロックアップタイムも高速化される。
【０００４】
【発明が解決しようとする課題】従来の周波数シンセサ
イザは以上のように構成されているので次のような課題
があった。第一にそれは基準信号の周波数に追従するた
めに可変周波数発振器を用いて位相同期ループを構成し
ている点である。広範囲に設定した又は変化する基準信
号の周波数に追従するには、広範囲に周波数を変化でき
る可変周波数発振器を必要とするが、その場合、高い周
波数安定度を得るのが困難となり、また、反対に高い周
波数安定度を得るようにすると、その可変周波数発振器
の周波数変化範囲を広くとることが困難となる。第二に
それは可変周波数発振器の電圧／周波数変換特性の個体
のばらつき、及び温度変化又は長時間使用による変化が
位相同期ループ特性に影響する。
イザは以上のように構成されているので次のような課題
があった。第一にそれは基準信号の周波数に追従するた
めに可変周波数発振器を用いて位相同期ループを構成し
ている点である。広範囲に設定した又は変化する基準信
号の周波数に追従するには、広範囲に周波数を変化でき
る可変周波数発振器を必要とするが、その場合、高い周
波数安定度を得るのが困難となり、また、反対に高い周
波数安定度を得るようにすると、その可変周波数発振器
の周波数変化範囲を広くとることが困難となる。第二に
それは可変周波数発振器の電圧／周波数変換特性の個体
のばらつき、及び温度変化又は長時間使用による変化が
位相同期ループ特性に影響する。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、高い周波数安定度を保ちながら、
基準信号の周波数の広範囲な設定又は変化にも追従で
き、可変周波数発振器を使用せず個体のばらつき、及び
温度変化又は長時間使用に対して位相同期ループ特性の
安定な周波数シンセサイザを得ることを目的としてい
る。
めになされたもので、高い周波数安定度を保ちながら、
基準信号の周波数の広範囲な設定又は変化にも追従で
き、可変周波数発振器を使用せず個体のばらつき、及び
温度変化又は長時間使用に対して位相同期ループ特性の
安定な周波数シンセサイザを得ることを目的としてい
る。
【０００６】
【課題を解決するための手段】請求項１の発明に係る周
波数シンセサイザは、 （ａ）基準信号と比較信号との位相差を検出し、位相誤
差の符号と大きさを有する位相誤差情報を出力する位相
比較手段と、 （ｂ）上記位相誤差情報に応じて、位相同期ループを制
御する符号と大きさを有するループ制御情報を生成する
ループフィルタと、 （ｃ）上記ループ制御情報にゲイン値を与えて位相の増
分値を出力する位相の増分補正手段と、 （ｄ）上記位相の増分補正手段が出力する位相の増分値
を上記位相同期ループ外部からのクロックを用いて加算
して位相を算出し、上記比較信号を生成するダイレクト
・ディジタルシンセサイザ部とを備えたものである。
波数シンセサイザは、 （ａ）基準信号と比較信号との位相差を検出し、位相誤
差の符号と大きさを有する位相誤差情報を出力する位相
比較手段と、 （ｂ）上記位相誤差情報に応じて、位相同期ループを制
御する符号と大きさを有するループ制御情報を生成する
ループフィルタと、 （ｃ）上記ループ制御情報にゲイン値を与えて位相の増
分値を出力する位相の増分補正手段と、 （ｄ）上記位相の増分補正手段が出力する位相の増分値
を上記位相同期ループ外部からのクロックを用いて加算
して位相を算出し、上記比較信号を生成するダイレクト
・ディジタルシンセサイザ部とを備えたものである。
【０００７】請求項２の発明に係る周波数シンセサイザ
は、請求項１の発明に係る周波数シンセサイザにおい
て、上記ダイレクト・ディジタルシンセサイザ部にて生
成した上記比較信号を分周し、上記位相比較手段に入力
したものである。
は、請求項１の発明に係る周波数シンセサイザにおい
て、上記ダイレクト・ディジタルシンセサイザ部にて生
成した上記比較信号を分周し、上記位相比較手段に入力
したものである。
【０００８】請求項３の発明に係る周波数シンセサイザ
は、請求項１又は請求項２の発明に係る周波数シンセサ
イザにおいて、上記基準信号を分周し、上記位相比較手
段に入力したものである。
は、請求項１又は請求項２の発明に係る周波数シンセサ
イザにおいて、上記基準信号を分周し、上記位相比較手
段に入力したものである。
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【作用】以上のように構成された請求項１の発明に係る
周波数シンセサイザでは、位相比較手段が基準信号と比
較信号との位相差を検出し、位相誤差の符号と大きさを
有する位相誤差情報を出力し、ループフィルタが上記位
相誤差情報に応じて、位相同期ループを制御する符号と
大きさを有するループ制御情報を生成し、位相の増分補
正手段が上記ループ制御情報にゲイン値を与えて位相の
増分値を出力し、ダイレクト・ディジタルシンセサイザ
部が上記位相の増分値を上記位相同期ループ外部からの
クロックを用いて加算して位相を算出し、上記比較信号
を生成する。
周波数シンセサイザでは、位相比較手段が基準信号と比
較信号との位相差を検出し、位相誤差の符号と大きさを
有する位相誤差情報を出力し、ループフィルタが上記位
相誤差情報に応じて、位相同期ループを制御する符号と
大きさを有するループ制御情報を生成し、位相の増分補
正手段が上記ループ制御情報にゲイン値を与えて位相の
増分値を出力し、ダイレクト・ディジタルシンセサイザ
部が上記位相の増分値を上記位相同期ループ外部からの
クロックを用いて加算して位相を算出し、上記比較信号
を生成する。
【００１５】また、以上のように構成された請求項２の
発明に係る周波数シンセサイザでは、請求項１の発明に
係る周波数シンセサイザと同様の作用に加えて、ダイレ
クト・ディジタルシンセサイザ部にて生成した比較信号
を分周し、位相比較手段に入力する。
発明に係る周波数シンセサイザでは、請求項１の発明に
係る周波数シンセサイザと同様の作用に加えて、ダイレ
クト・ディジタルシンセサイザ部にて生成した比較信号
を分周し、位相比較手段に入力する。
【００１６】また、以上のように構成された請求項３の
発明に係る周波数シンセサイザでは、請求項１又は請求
項２の発明に係る周波数シンセサイザと同様の作用に加
えて、基準信号を分周し、位相比較手段に入力する。
発明に係る周波数シンセサイザでは、請求項１又は請求
項２の発明に係る周波数シンセサイザと同様の作用に加
えて、基準信号を分周し、位相比較手段に入力する。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【実施例】実施例１． 請求項１に係る発明の周波数シンセサイザの実施例につ
いて図を参照して説明する。第１図は実施例１を示す基
本構成ブロック図である。図１において、位相比較手段
１は、基準信号Ａと比較信号Ｂの位相差を検出し、位相
の誤差の符号と大きさを有する位相誤差情報Ｃを出力す
る。ループフィルタ２は上記位相誤差情報Ｃに対応し
て、ループを制御する符号と大きさを有するループ制御
情報Ｄを生成する。位相アキュームレータ１１は位相増
分値として上記ループ制御情報Ｄを入力し、位相同期ル
ープ外部のクロック発生器３２の出力のクロックを用い
て累積加算する。この累積加算値は位相を表わす位相情
報となる。ルックアップテーブル１２はこの位相情報を
アドレスデータとして位相に対応する波形データを出力
する。比較信号生成手段１３は上記ルックアップテーブ
ルの波形データを時系列に並べた信号列より必要な周波
数成分を取り出すことにより比較信号Ｂを生成する。図
１９に図１の要部の信号波形図を示す。 図１９におい
て、基準信号Ａは、ＴＴＬやＥＣＬのような論理的な波
形を構成している。比較信号Ｂは、ループ内の信号を表
している。図１９の１段目、２段目の信号波形図に示さ
れるようにこれらの基準信号Ａと比較信号Ｂは、位相は
同期しておらず、約１８０度の位相差を持っている。 次
に位相比較手段１は、基準信号Ａと比較信号Ｂを比較
し、図１９の３段目の信号波形図に示されるような位相
誤差情報Ｃを出力する。この場合、位相誤差情報Ｃは、
基準信号Ａよりも、比較信号Ｂの位相が進んでいるた
め、進んだ位相の分だけリファレンス電圧よりも低い電
圧を出力している。なお、この例とは逆に位相が遅れた
場合には、遅れた位相の分だけリファレンス電圧よりも
高い電圧を出力し、位相誤差がない場合には、リファレ
ンス電圧がそのまま出力される。 この位相誤差情報Ｃ
は、ループフィルタ２により積分され、図１９の４段目
の 信号波形図で示されるようなループ制御情報Ｄが出力
される。ループフィルタ２では上記リファレンス電圧よ
り低い電圧を積分し、出力する。 次にこのループ制御情
報Ｄは、位相の増分値として、位相アキュームレータ１
１に入力される。位相アキュームレータ１１では、図１
９の最下段の信号波形図で示されるクロック発振器の出
力のタイミングを基準として、ループ制御情報Ｄを累算
する。このクロックは比較信号Ｂの１周期に２回以上の
クロックが含まれるように構成されている。図１９の５
段目の信号波形図に示されるように、ループ制御情報Ｄ
の信号電圧値が低くなるに従って、位相アキュームレー
タ１１において生じる三角波の周期間隔は広くなる。 ル
ックアップテーブル１２は、この位相情報をアドレスデ
ータとして位相に対応する波形データを出力する。比較
信号生成手段１３は上記ルックアップテーブルの波形デ
ータを時系列に並べた信号列より必要な周波数成分を取
り出すことにより図１９の６段目の信号波形図で示され
るような比較信号Ｂを生成する。
いて図を参照して説明する。第１図は実施例１を示す基
本構成ブロック図である。図１において、位相比較手段
１は、基準信号Ａと比較信号Ｂの位相差を検出し、位相
の誤差の符号と大きさを有する位相誤差情報Ｃを出力す
る。ループフィルタ２は上記位相誤差情報Ｃに対応し
て、ループを制御する符号と大きさを有するループ制御
情報Ｄを生成する。位相アキュームレータ１１は位相増
分値として上記ループ制御情報Ｄを入力し、位相同期ル
ープ外部のクロック発生器３２の出力のクロックを用い
て累積加算する。この累積加算値は位相を表わす位相情
報となる。ルックアップテーブル１２はこの位相情報を
アドレスデータとして位相に対応する波形データを出力
する。比較信号生成手段１３は上記ルックアップテーブ
ルの波形データを時系列に並べた信号列より必要な周波
数成分を取り出すことにより比較信号Ｂを生成する。図
１９に図１の要部の信号波形図を示す。 図１９におい
て、基準信号Ａは、ＴＴＬやＥＣＬのような論理的な波
形を構成している。比較信号Ｂは、ループ内の信号を表
している。図１９の１段目、２段目の信号波形図に示さ
れるようにこれらの基準信号Ａと比較信号Ｂは、位相は
同期しておらず、約１８０度の位相差を持っている。 次
に位相比較手段１は、基準信号Ａと比較信号Ｂを比較
し、図１９の３段目の信号波形図に示されるような位相
誤差情報Ｃを出力する。この場合、位相誤差情報Ｃは、
基準信号Ａよりも、比較信号Ｂの位相が進んでいるた
め、進んだ位相の分だけリファレンス電圧よりも低い電
圧を出力している。なお、この例とは逆に位相が遅れた
場合には、遅れた位相の分だけリファレンス電圧よりも
高い電圧を出力し、位相誤差がない場合には、リファレ
ンス電圧がそのまま出力される。 この位相誤差情報Ｃ
は、ループフィルタ２により積分され、図１９の４段目
の 信号波形図で示されるようなループ制御情報Ｄが出力
される。ループフィルタ２では上記リファレンス電圧よ
り低い電圧を積分し、出力する。 次にこのループ制御情
報Ｄは、位相の増分値として、位相アキュームレータ１
１に入力される。位相アキュームレータ１１では、図１
９の最下段の信号波形図で示されるクロック発振器の出
力のタイミングを基準として、ループ制御情報Ｄを累算
する。このクロックは比較信号Ｂの１周期に２回以上の
クロックが含まれるように構成されている。図１９の５
段目の信号波形図に示されるように、ループ制御情報Ｄ
の信号電圧値が低くなるに従って、位相アキュームレー
タ１１において生じる三角波の周期間隔は広くなる。 ル
ックアップテーブル１２は、この位相情報をアドレスデ
ータとして位相に対応する波形データを出力する。比較
信号生成手段１３は上記ルックアップテーブルの波形デ
ータを時系列に並べた信号列より必要な周波数成分を取
り出すことにより図１９の６段目の信号波形図で示され
るような比較信号Ｂを生成する。
【００２３】図２は図１の細部構成ブロック図である。
図２において、４２はアナログ位相比較器（以下、アナ
ログＰＤと呼ぶ）、４３はアナログローパスフィルタ
（以下、アナログＬＰＦと呼ぶ）、４４はアナログ・デ
ィジタルコンバータ（以下、Ａ／Ｄと呼ぶ）、４８はア
キュームレータ、４９は波形データを格納するメモリ、
５０はディジタル・アナログコンバータ（以下、Ｄ／Ａ
と呼ぶ）、５１は発振器、５２はフィルタ、５３はアナ
ログ・ＴＴＬレベルコンバータ（以下、アナログ／ＴＴ
Ｌと略す）を示す。Ａは基準信号、Ｂは比較信号、Ｃは
位相誤差情報、Ｄはループ制御情報、Ｇは位相の増分
値、Ｈは位相、Ｉは出力信号を表している。
図２において、４２はアナログ位相比較器（以下、アナ
ログＰＤと呼ぶ）、４３はアナログローパスフィルタ
（以下、アナログＬＰＦと呼ぶ）、４４はアナログ・デ
ィジタルコンバータ（以下、Ａ／Ｄと呼ぶ）、４８はア
キュームレータ、４９は波形データを格納するメモリ、
５０はディジタル・アナログコンバータ（以下、Ｄ／Ａ
と呼ぶ）、５１は発振器、５２はフィルタ、５３はアナ
ログ・ＴＴＬレベルコンバータ（以下、アナログ／ＴＴ
Ｌと略す）を示す。Ａは基準信号、Ｂは比較信号、Ｃは
位相誤差情報、Ｄはループ制御情報、Ｇは位相の増分
値、Ｈは位相、Ｉは出力信号を表している。
【００２４】基準信号Ａと比較信号Ｂとの位相比較をア
ナログＰＤ４２で行い位相差に比例した位相誤差情報Ｃ
を出力する。位相誤差情報Ｃは比較的狭い帯域のアナロ
グＬＰＦ４３にて積分されアナログ値のループ制御情報
Ｄを出力する。ループ制御情報ＤはＡ／Ｄ４４によって
ディジタル値に変換された位相の増分値Ｇとなる。位相
アキュームレータ４８は位相同期ループ外部の発振器５
１からのクロックを用いて位相の増分値Ｇを累積加算し
位相Ｈを出力するものである。Ｈはメモリ４９に格納さ
れた波形データの位相を表しているが同時にメモリ４９
のアドレスを表しており、これによって波形データを読
み出す。波形データはＤ／Ａ５０によってアナログ値に
変換され必要な周波数成分を取り出すためにフィルタ５
２を通過させる。通常フィルタ５２はＬＰＦが用いられ
るが、ナイキストの折り返し周波数を利用する場合は、
ＢＰＦを用いてより高い周波数を発生させることもでき
る。フィルタ５２を通過させたアナログ信号はアナログ
／ＴＴＬ５３でＴＴＬレベルに変換される。これは位相
同期した出力信号ＩとしてＴＴＬレベルのものを取り出
す場合である。ここでは位相同期した出力信号Ｉは比較
信号Ｂとなり、位相同期ループを構成する。この位相同
期ループは基準信号Ａの周波数が高くなれば、位相の増
分値Ｇが大きくなり比較信号Ｂの周波数を高くし、位相
同期をとるように働く。逆に基準信号Ａの周波数が低く
なれば、位相の増分値Ｇが小さくなり比較信号Ｂの周波
数を低くし位相同期をとるように働く。このようにして
基準信号Ａに位相同期した出力信号Ｉが得られる。
ナログＰＤ４２で行い位相差に比例した位相誤差情報Ｃ
を出力する。位相誤差情報Ｃは比較的狭い帯域のアナロ
グＬＰＦ４３にて積分されアナログ値のループ制御情報
Ｄを出力する。ループ制御情報ＤはＡ／Ｄ４４によって
ディジタル値に変換された位相の増分値Ｇとなる。位相
アキュームレータ４８は位相同期ループ外部の発振器５
１からのクロックを用いて位相の増分値Ｇを累積加算し
位相Ｈを出力するものである。Ｈはメモリ４９に格納さ
れた波形データの位相を表しているが同時にメモリ４９
のアドレスを表しており、これによって波形データを読
み出す。波形データはＤ／Ａ５０によってアナログ値に
変換され必要な周波数成分を取り出すためにフィルタ５
２を通過させる。通常フィルタ５２はＬＰＦが用いられ
るが、ナイキストの折り返し周波数を利用する場合は、
ＢＰＦを用いてより高い周波数を発生させることもでき
る。フィルタ５２を通過させたアナログ信号はアナログ
／ＴＴＬ５３でＴＴＬレベルに変換される。これは位相
同期した出力信号ＩとしてＴＴＬレベルのものを取り出
す場合である。ここでは位相同期した出力信号Ｉは比較
信号Ｂとなり、位相同期ループを構成する。この位相同
期ループは基準信号Ａの周波数が高くなれば、位相の増
分値Ｇが大きくなり比較信号Ｂの周波数を高くし、位相
同期をとるように働く。逆に基準信号Ａの周波数が低く
なれば、位相の増分値Ｇが小さくなり比較信号Ｂの周波
数を低くし位相同期をとるように働く。このようにして
基準信号Ａに位相同期した出力信号Ｉが得られる。
【００２５】このようにして、ダイレクト・ディジタル
シンセサイザ部がループ制御情報である位相の増分値を
入力とし、位相同期ループ外部からのクロックを用いて
上記比較信号を生成することにより、広範囲に設定した
又は変化する上記基準信号の周波数に追従できる同期信
号を生成することができ、また、可変周波数発振器のよ
うなアナログ部分をループ内からなくしたことにより、
個体のばらつき、及び温度変化又は長時間使用に対して
位相同期ループ特性の安定な、且つ小形化の制約を取除
くことのできる周波数シンセサイザを得ることができ
る。
シンセサイザ部がループ制御情報である位相の増分値を
入力とし、位相同期ループ外部からのクロックを用いて
上記比較信号を生成することにより、広範囲に設定した
又は変化する上記基準信号の周波数に追従できる同期信
号を生成することができ、また、可変周波数発振器のよ
うなアナログ部分をループ内からなくしたことにより、
個体のばらつき、及び温度変化又は長時間使用に対して
位相同期ループ特性の安定な、且つ小形化の制約を取除
くことのできる周波数シンセサイザを得ることができ
る。
【００２６】実施例２． 請求項２に係る発明の周波数シンセサイザの実施例につ
いて図を参照して説明する。図３は実施例２を示す基本
構成ブロック図である。特徴は実施例１に示した位相同
期ループを構成するループフィルタ２の出力に位相の増
分補正手段３１を設けて位相同期ループを構成したこと
である。実施例１と同一部分には同一符号を付し説明を
省略する。位相の増分補正手段３１は位相同期ループ外
部からゲイン・オフセット情報Ｋをループ制御情報Ｄを
与えて位相の増分値Ｇを生ずる。ここで、このゲイン・
オフセット情報は補正情報の一例をなすものである。ゲ
インを大きくすればループの追従範囲が大きくなり、オ
フセットを与えればループの追従範囲をシフトすること
ができる。ループ外部からのゲイン情報やオフセット情
報はＣＰＵなどから設定値が与えられるがＣＰＵに限る
ものでなく設定スイッチでもよい。また、位相比較手段
がディジタル回路の場合は位相誤差情報やループ制御情
報も一般にディジタル値であるので、この位相の増分補
正手段３１の入力や位相アキュームレータ１１の入力に
適合する。図２０に図３、４のループ制御情報Ｄと位相
の増分補正手段３１の出力の信号波形図を示す。 図２０
の上図はループ制御情報Ｄの出力を示す信号波形図であ
る。また下図は位相の増分補正手段３１の出力を示す信
号波形図である。この例における位相の増分補正手段３
１は、図４に示される乗算器４５、加算器４６、ＣＰＵ
４７より構成されている。上図と下図を比較すると、乗
算器４５に対するゲイン情報Ｅに起因して上図に対して
下図の傾きは急になっていることを示している。また加
算器４６に対するオフセット情報Ｆに起因して上図より
も下図において点線で示される初期の出力値が高くなっ
ていることを示している。
いて図を参照して説明する。図３は実施例２を示す基本
構成ブロック図である。特徴は実施例１に示した位相同
期ループを構成するループフィルタ２の出力に位相の増
分補正手段３１を設けて位相同期ループを構成したこと
である。実施例１と同一部分には同一符号を付し説明を
省略する。位相の増分補正手段３１は位相同期ループ外
部からゲイン・オフセット情報Ｋをループ制御情報Ｄを
与えて位相の増分値Ｇを生ずる。ここで、このゲイン・
オフセット情報は補正情報の一例をなすものである。ゲ
インを大きくすればループの追従範囲が大きくなり、オ
フセットを与えればループの追従範囲をシフトすること
ができる。ループ外部からのゲイン情報やオフセット情
報はＣＰＵなどから設定値が与えられるがＣＰＵに限る
ものでなく設定スイッチでもよい。また、位相比較手段
がディジタル回路の場合は位相誤差情報やループ制御情
報も一般にディジタル値であるので、この位相の増分補
正手段３１の入力や位相アキュームレータ１１の入力に
適合する。図２０に図３、４のループ制御情報Ｄと位相
の増分補正手段３１の出力の信号波形図を示す。 図２０
の上図はループ制御情報Ｄの出力を示す信号波形図であ
る。また下図は位相の増分補正手段３１の出力を示す信
号波形図である。この例における位相の増分補正手段３
１は、図４に示される乗算器４５、加算器４６、ＣＰＵ
４７より構成されている。上図と下図を比較すると、乗
算器４５に対するゲイン情報Ｅに起因して上図に対して
下図の傾きは急になっていることを示している。また加
算器４６に対するオフセット情報Ｆに起因して上図より
も下図において点線で示される初期の出力値が高くなっ
ていることを示している。
【００２７】図４は図３の細部構成ブロック図である。
図４において、４５は乗算器、４６は加算器、４７はＣ
ＰＵ（これは周波数シンセサイザの外部のものであ
る）、Ｅはゲイン情報、Ｆはオフセット情報を表してい
る。Ａ／Ｄ４４の出力をそのまま位相の増分値Ｇとせず
に、ゲインやオフセットを与えたものを位相の増分値Ｇ
とすることにより、ＣＰＵのような位相同期ループ外部
からの設定で容易にループ特性を変化させることができ
る。
図４において、４５は乗算器、４６は加算器、４７はＣ
ＰＵ（これは周波数シンセサイザの外部のものであ
る）、Ｅはゲイン情報、Ｆはオフセット情報を表してい
る。Ａ／Ｄ４４の出力をそのまま位相の増分値Ｇとせず
に、ゲインやオフセットを与えたものを位相の増分値Ｇ
とすることにより、ＣＰＵのような位相同期ループ外部
からの設定で容易にループ特性を変化させることができ
る。
【００２８】このようにして、請求項１に係る周波数シ
ンセサイザと同様の効果に加えて、位相の増分補正手段
がループ外部からのゲイン・オフセット情報をループ制
御情報に与えて位相の増分値とすことにより、ループの
追従範囲を大きくし又はループの追従範囲をシフトでき
る周波数シンセサイザを得ることができる。
ンセサイザと同様の効果に加えて、位相の増分補正手段
がループ外部からのゲイン・オフセット情報をループ制
御情報に与えて位相の増分値とすことにより、ループの
追従範囲を大きくし又はループの追従範囲をシフトでき
る周波数シンセサイザを得ることができる。
【００２９】実施例３． 請求項３に係る発明の周波数シンセサイザの実施例につ
いて図を参照して説明する。図５は実施例２を示す基本
構成ブロック図である。特徴は実施例１に示した位相同
期ループを構成するＤＤＳ２２の出力に分周器１４を設
けて位相同期ループを構成したことである。実施例１と
同一部分には同一符号を付し説明を省略する。分周器１
４は比較信号生成手段１３より出力された出力周波数を
分周することにより比較信号Ｂを生成する。図２１に図
５、６の要部の信号波形図を示す。図２１において、基
準信号Ａは、ＴＴＬやＥＣＬのような論理的な波形を構
成している。比較信号Ｂは、ループ内の信号を表してい
る。図２１の１段目、２段目の信号波形図に示されるよ
うにこれらの基準信号Ａと比較信号Ｂは、位相は同期し
ておらず、約９０度の位相差を持っている。 次に位相比
較手段１は、基準信号Ａと比較信号Ｂを比較し、図２１
の３段目の信号波形図に示されるような位相誤差情報Ｃ
を出力する。この場合、位相誤差情報Ｃは、基準信号Ａ
よりも、比較信号Ｂの位相が進んでいるため、進んだ位
相の分だけリファレンス電圧よりも低い電圧を出力して
いる。 この位相誤差情報Ｃは、ループフィルタ２により
積分され、図２１の４段目の信号波形図で示されるよう
なループ制御情報Ｄが出力される。ループフィルタ２で
は上記リファレンス電圧より低い電圧を積分し、出力す
る。 次にこのループ制御情報Ｄは、位相の増分値とし
て、位相アキュームレータ１１に入力される。位相アキ
ュームレータ１１では、図２１の最下段の信号波形図で
示されるクロック発振器の出力のタイミングを基準とし
て、ループ制御情報Ｄを累算する。このとき、実施例１
と異なり、比較信号生成手段１３から出力される信号の
周波数が基準信号の周波数の２倍になるように位相アキ
ュームレータ１１又はルックアップテーブル１２が調整
されている。図２１の５段目の信号波形図に示されるよ
うに、ループ制御情報Ｄの信号電圧値が低くなるに従っ
て、位相 アキュームレータ１１において生じる三角波の
周期間隔は広くなる。 ルックアップテーブル１２は、こ
の位相情報をアドレスデータとして位相に対応する波形
データを出力する。比較信号生成手段１３は上記ルック
アップテーブルの波形データを時系列に並べた信号列よ
り必要な周波数成分を取り出すことにより図２１の６段
目の信号波形図で示されるような比較信号を生成する。
さらにこの比較信号は分周器１４に入力され、二分の一
に分周して図２１の７段目の信号波形図で示される比較
信号Ｂとして出力される。 このように、図２１の７段目
の信号波形図で示される比較信号Ｂは、図２１の２段目
の信号波形図で示される比較信号Ｂよりも徐々に位相が
遅れる。そして、比較信号Ｂは基準信号Ａに同期するこ
とになる。特に分周器１４に入力前の比較信号では基準
信号Ａに２倍の周波数を持ち、かつ同期させることがで
きる。
いて図を参照して説明する。図５は実施例２を示す基本
構成ブロック図である。特徴は実施例１に示した位相同
期ループを構成するＤＤＳ２２の出力に分周器１４を設
けて位相同期ループを構成したことである。実施例１と
同一部分には同一符号を付し説明を省略する。分周器１
４は比較信号生成手段１３より出力された出力周波数を
分周することにより比較信号Ｂを生成する。図２１に図
５、６の要部の信号波形図を示す。図２１において、基
準信号Ａは、ＴＴＬやＥＣＬのような論理的な波形を構
成している。比較信号Ｂは、ループ内の信号を表してい
る。図２１の１段目、２段目の信号波形図に示されるよ
うにこれらの基準信号Ａと比較信号Ｂは、位相は同期し
ておらず、約９０度の位相差を持っている。 次に位相比
較手段１は、基準信号Ａと比較信号Ｂを比較し、図２１
の３段目の信号波形図に示されるような位相誤差情報Ｃ
を出力する。この場合、位相誤差情報Ｃは、基準信号Ａ
よりも、比較信号Ｂの位相が進んでいるため、進んだ位
相の分だけリファレンス電圧よりも低い電圧を出力して
いる。 この位相誤差情報Ｃは、ループフィルタ２により
積分され、図２１の４段目の信号波形図で示されるよう
なループ制御情報Ｄが出力される。ループフィルタ２で
は上記リファレンス電圧より低い電圧を積分し、出力す
る。 次にこのループ制御情報Ｄは、位相の増分値とし
て、位相アキュームレータ１１に入力される。位相アキ
ュームレータ１１では、図２１の最下段の信号波形図で
示されるクロック発振器の出力のタイミングを基準とし
て、ループ制御情報Ｄを累算する。このとき、実施例１
と異なり、比較信号生成手段１３から出力される信号の
周波数が基準信号の周波数の２倍になるように位相アキ
ュームレータ１１又はルックアップテーブル１２が調整
されている。図２１の５段目の信号波形図に示されるよ
うに、ループ制御情報Ｄの信号電圧値が低くなるに従っ
て、位相 アキュームレータ１１において生じる三角波の
周期間隔は広くなる。 ルックアップテーブル１２は、こ
の位相情報をアドレスデータとして位相に対応する波形
データを出力する。比較信号生成手段１３は上記ルック
アップテーブルの波形データを時系列に並べた信号列よ
り必要な周波数成分を取り出すことにより図２１の６段
目の信号波形図で示されるような比較信号を生成する。
さらにこの比較信号は分周器１４に入力され、二分の一
に分周して図２１の７段目の信号波形図で示される比較
信号Ｂとして出力される。 このように、図２１の７段目
の信号波形図で示される比較信号Ｂは、図２１の２段目
の信号波形図で示される比較信号Ｂよりも徐々に位相が
遅れる。そして、比較信号Ｂは基準信号Ａに同期するこ
とになる。特に分周器１４に入力前の比較信号では基準
信号Ａに２倍の周波数を持ち、かつ同期させることがで
きる。
【００３０】図６は図５の細部構成ブロック図である。
図６において、５４は分周器を表している。ＤＤＳ部２
２の最終段のアナログ／ＴＴＬ５３の出力をそのまま比
較信号Ｂとせずに、新たに設けた分周器５４を介して比
較信号Ｂとすることにより、基準信号に位相同期した複
数の異なる分周数倍の周波数の出力信号Ｉを得ることが
できる。一例として基準信号Ａに位相同期した２倍の周
波数、４倍の周波数の信号などを得ることができるの
で、基準信号Ａに位相同期を要するディジタル回路のク
ロック周波数として用いることができる。
図６において、５４は分周器を表している。ＤＤＳ部２
２の最終段のアナログ／ＴＴＬ５３の出力をそのまま比
較信号Ｂとせずに、新たに設けた分周器５４を介して比
較信号Ｂとすることにより、基準信号に位相同期した複
数の異なる分周数倍の周波数の出力信号Ｉを得ることが
できる。一例として基準信号Ａに位相同期した２倍の周
波数、４倍の周波数の信号などを得ることができるの
で、基準信号Ａに位相同期を要するディジタル回路のク
ロック周波数として用いることができる。
【００３１】このようにして、請求項１に係る周波数シ
ンセサイザと同様の効果に加えて、ダイレクト・ディジ
タルシンセサイザ部の出力信号をそのまま位相比較手段
に入力する比較信号とせず分周器を介して比較信号とす
ることにより、基準信号に位相同期した複数の異なる分
周数倍の周波数の出力信号を得る周波数シンセサイザを
得ることができる。
ンセサイザと同様の効果に加えて、ダイレクト・ディジ
タルシンセサイザ部の出力信号をそのまま位相比較手段
に入力する比較信号とせず分周器を介して比較信号とす
ることにより、基準信号に位相同期した複数の異なる分
周数倍の周波数の出力信号を得る周波数シンセサイザを
得ることができる。
【００３２】実施例４．請求項４に係る発明の周波数シ
ンセサイザの実施例について図を参照して説明する。図
７は実施例４，５共通の基本構成ブロック図である。特
徴は実施例２に示した位相同期ループを構成するＤＤＳ
２２の出力に分周器１４を設けて位相同期ループを構成
したことである。換言すれば、実施例２，３を組み合わ
せて構成している。実施例２と同一部分には同一符号を
付し説明を省略する。
ンセサイザの実施例について図を参照して説明する。図
７は実施例４，５共通の基本構成ブロック図である。特
徴は実施例２に示した位相同期ループを構成するＤＤＳ
２２の出力に分周器１４を設けて位相同期ループを構成
したことである。換言すれば、実施例２，３を組み合わ
せて構成している。実施例２と同一部分には同一符号を
付し説明を省略する。
【００３３】図８は実施例４の細部構成ブロック図であ
る。図８において、特徴は実施例２に示した位相同期ル
ープを構成するＤＤＳ２２の最終段のアナログ／ＴＴＬ
５３の出力に分周器５４を設けて位相同期ループを構成
したことである。この場合、分周器５４の両端部及び中
間部から基準信号Ａに位相同期した３出力信号Ｉを得る
ことができる。
る。図８において、特徴は実施例２に示した位相同期ル
ープを構成するＤＤＳ２２の最終段のアナログ／ＴＴＬ
５３の出力に分周器５４を設けて位相同期ループを構成
したことである。この場合、分周器５４の両端部及び中
間部から基準信号Ａに位相同期した３出力信号Ｉを得る
ことができる。
【００３４】このようにして、請求項１に係る周波数シ
ンセサイザと同様の効果に加えて、位相の増分補正手段
が位相同期ループ外部からゲイン・オフセット情報をル
ープ制御情報に与えて位相の増分値Ｇとすことにより、
ループの周波数追従範囲を大きくし又はループの周波数
追従範囲をシフトさせることができ、また、ダイレクト
・ディジタルシンセサイザ部の出力信号をそのまま位相
比較手段に入力する比較信号とせず分周器を介して比較
信号とすることにより、基準信号に位相同期した複数の
異なる分周数倍の周波数の出力信号を得る周波数シンセ
サイザを得ることができる。
ンセサイザと同様の効果に加えて、位相の増分補正手段
が位相同期ループ外部からゲイン・オフセット情報をル
ープ制御情報に与えて位相の増分値Ｇとすことにより、
ループの周波数追従範囲を大きくし又はループの周波数
追従範囲をシフトさせることができ、また、ダイレクト
・ディジタルシンセサイザ部の出力信号をそのまま位相
比較手段に入力する比較信号とせず分周器を介して比較
信号とすることにより、基準信号に位相同期した複数の
異なる分周数倍の周波数の出力信号を得る周波数シンセ
サイザを得ることができる。
【００３５】実施例５．図９は実施例５の細部構成ブロ
ック図である。図９において、特徴は実施例４の位相同
期ループの構成要素であるアナログＰＤ４２をディジタ
ル位相比較器５６（以下、ディジタルＰＤと呼ぶ）で代
替し、アナログＬＰＦ４３をディジタルＬＰＦ５５で代
替し、及びＡ／Ｄ４４をディジタルＰＤの基準信号Ａの
入力段に移動させたことである。
ック図である。図９において、特徴は実施例４の位相同
期ループの構成要素であるアナログＰＤ４２をディジタ
ル位相比較器５６（以下、ディジタルＰＤと呼ぶ）で代
替し、アナログＬＰＦ４３をディジタルＬＰＦ５５で代
替し、及びＡ／Ｄ４４をディジタルＰＤの基準信号Ａの
入力段に移動させたことである。
【００３６】このようにして、位相比較器とＬＰＦのデ
ィジタル化により、個体のばらつき、及び温度変化又は
長時間使用に対して位相同期ループ特性の安定化を図
り、小形化の制約を取り除くことができる。
ィジタル化により、個体のばらつき、及び温度変化又は
長時間使用に対して位相同期ループ特性の安定化を図
り、小形化の制約を取り除くことができる。
【００３７】実施例６． 請求項５に係る発明の周波数シンセサイザの実施例につ
いて図を参照して説明する。図１０は実施例６を示す基
本構成ブロック図である。特徴は実施例１の位相同期ル
ープを構成する位相比較手段１の基準信号Ａの入力段に
分周器１５を設けて、基準信号Ａが分周器１５で分周し
て基準信号Ｊを位相比較手段１の入力信号としているこ
とである。実施例１と同一部分には同一符号を付し説明
を省略する。図２２に図１０、１１の基準信号Ａと基準
信号Ｊの信号波形の一例を示す。図２２に示されるよう
に、基準信号Ａは分周器１５に入力され、二分の一の周
波数に変換され基準信号Ｊとして出力されている。この
基準信号Ｊは位相比較手段１に入力される。
いて図を参照して説明する。図１０は実施例６を示す基
本構成ブロック図である。特徴は実施例１の位相同期ル
ープを構成する位相比較手段１の基準信号Ａの入力段に
分周器１５を設けて、基準信号Ａが分周器１５で分周し
て基準信号Ｊを位相比較手段１の入力信号としているこ
とである。実施例１と同一部分には同一符号を付し説明
を省略する。図２２に図１０、１１の基準信号Ａと基準
信号Ｊの信号波形の一例を示す。図２２に示されるよう
に、基準信号Ａは分周器１５に入力され、二分の一の周
波数に変換され基準信号Ｊとして出力されている。この
基準信号Ｊは位相比較手段１に入力される。
【００３８】このようにして、請求項１に係る周波数シ
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
【００３９】図１１は図１０の細部構成ブロック図であ
る。図１１において、４１は分周器を表している。基準
信号ＡをそのままアナログＰＤ４２に入力せずに、これ
を分周器４１で分周し周波数を小さくした基準信号Ｊを
アナログ位相比較器に入力している。これにより基準信
号の分周数分の１倍の周波数に位相同期することができ
る。
る。図１１において、４１は分周器を表している。基準
信号ＡをそのままアナログＰＤ４２に入力せずに、これ
を分周器４１で分周し周波数を小さくした基準信号Ｊを
アナログ位相比較器に入力している。これにより基準信
号の分周数分の１倍の周波数に位相同期することができ
る。
【００４０】実施例７．請求項６に係る発明の周波数シ
ンセサイザの実施例について図を参照して説明する。図
１２は実施例７を示す基本構成ブロック図である。図１
３は図１２の細部構成ブロック図である。特徴は実施例
２の位相同期ループを構成する位相比較手段１の基準信
号Ａの入力段に分周器１５を設けて、基準信号Ａが分周
器１５で分周して基準信号Ｊを位相比較手段１の入力信
号としていることである。実施例２と同一部分には同一
符号を付し説明を省略する。また、位相比較手段がディ
ジタル回路の場合は位相誤差情報Ｃやループ制御情報Ｄ
も一般にディジタル値であるのでこの位相の増分補正手
段３１の入力や位相アキュームレータの入力に適合す
る。
ンセサイザの実施例について図を参照して説明する。図
１２は実施例７を示す基本構成ブロック図である。図１
３は図１２の細部構成ブロック図である。特徴は実施例
２の位相同期ループを構成する位相比較手段１の基準信
号Ａの入力段に分周器１５を設けて、基準信号Ａが分周
器１５で分周して基準信号Ｊを位相比較手段１の入力信
号としていることである。実施例２と同一部分には同一
符号を付し説明を省略する。また、位相比較手段がディ
ジタル回路の場合は位相誤差情報Ｃやループ制御情報Ｄ
も一般にディジタル値であるのでこの位相の増分補正手
段３１の入力や位相アキュームレータの入力に適合す
る。
【００４１】このようにして、請求項２に係る周波数シ
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
【００４２】実施例８．請求項７に係る発明の周波数シ
ンセサイザの実施例について図を参照して説明する。図
１４は実施例８を示す基本構成ブロック図である。特徴
は実施例３の位相同期ループを構成する位相比較手段１
の基準信号Ａの入力段に分周器１５を設けて、基準信号
Ａが分周器１５で分周して基準信号Ｊを位相比較手段１
の入力信号としていることである。実施例３と同一部分
には同一符号を付し説明を省略する。
ンセサイザの実施例について図を参照して説明する。図
１４は実施例８を示す基本構成ブロック図である。特徴
は実施例３の位相同期ループを構成する位相比較手段１
の基準信号Ａの入力段に分周器１５を設けて、基準信号
Ａが分周器１５で分周して基準信号Ｊを位相比較手段１
の入力信号としていることである。実施例３と同一部分
には同一符号を付し説明を省略する。
【００４３】このようにして、請求項４に係る周波数シ
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
【００４４】実施例９．請求項８に係る発明の周波数シ
ンセサイザの実施例について図を参照して説明する。図
１６は実施例９，１０共通の基本構成ブロック図であ
る。図１７は実施例９の細部構成ブロック図である。特
徴は実施例４の位相同期ループを構成する位相比較手段
１の基準信号Ａの入力段に分周器１５を設けて、基準信
号Ａが分周器１５で分周して基準信号Ｊを位相比較手段
１の入力信号としていることである。実施例４と同一部
分には同一符号を付し説明を省略する。図１６におい
て、基準信号Ａは分周器１５によって分周され基準信号
Ｊとなって位相比較手段１に供給される。また、位相比
較手段がディジタル回路の場合は位相誤差情報やループ
制御情報も一般にディジタル値であるのでこの位相の増
分補正手段３１の入力や位相アキュームレータの入力に
適合する。
ンセサイザの実施例について図を参照して説明する。図
１６は実施例９，１０共通の基本構成ブロック図であ
る。図１７は実施例９の細部構成ブロック図である。特
徴は実施例４の位相同期ループを構成する位相比較手段
１の基準信号Ａの入力段に分周器１５を設けて、基準信
号Ａが分周器１５で分周して基準信号Ｊを位相比較手段
１の入力信号としていることである。実施例４と同一部
分には同一符号を付し説明を省略する。図１６におい
て、基準信号Ａは分周器１５によって分周され基準信号
Ｊとなって位相比較手段１に供給される。また、位相比
較手段がディジタル回路の場合は位相誤差情報やループ
制御情報も一般にディジタル値であるのでこの位相の増
分補正手段３１の入力や位相アキュームレータの入力に
適合する。
【００４５】このようにして、請求項４に係る周波数シ
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
ンセサイザと同様の効果に加えて、基準信号をそのまま
位相比較手段に入力せずに、これを分周器を介して基準
信号を位相比較手段に入力することにより、基準信号の
分周数分の１倍の周波数に位相同期した出力信号を得る
周波数シンセサイザを得ることができる。
【００４６】実施例１０．図１８は実施例１０の細部構
成ブロック図である。特徴は実施例９のアナログＬＰＦ
４３に替えて実施例１０ではディジタルＬＰＦ５５を設
けた点である。これにより、ＬＰＦをディジタル化する
ことができ、アナログの欠点であった個体のばらつき、
及び温度変化又は長時間使用に対して特性の安定化を図
り、小形化の制約を取り除くことができる。また、本構
成のループ制御情報Ｄがアナログ信号、ディジタル信号
の何れかを問わないことも示している。
成ブロック図である。特徴は実施例９のアナログＬＰＦ
４３に替えて実施例１０ではディジタルＬＰＦ５５を設
けた点である。これにより、ＬＰＦをディジタル化する
ことができ、アナログの欠点であった個体のばらつき、
及び温度変化又は長時間使用に対して特性の安定化を図
り、小形化の制約を取り除くことができる。また、本構
成のループ制御情報Ｄがアナログ信号、ディジタル信号
の何れかを問わないことも示している。
【００４７】
【発明の効果】請求項１の発明によれば、ダイレクト・
ディジタルシンセサイザ部が位相の増分値を位相同期ル
ープ外部からのクロックを用いて加算して位相を算出
し、比較信号を生成することにより、広範囲に設定した
又は変化する上記基準信号の周波数に追従する同期信号
を生成することができ、また、可変周波数発振器を位相
同期ループ内からなくすことにより、個体のばらつき、
及び温度変化又は長時間使用に対して位相同期ループ特
性を安定化することができる。
ディジタルシンセサイザ部が位相の増分値を位相同期ル
ープ外部からのクロックを用いて加算して位相を算出
し、比較信号を生成することにより、広範囲に設定した
又は変化する上記基準信号の周波数に追従する同期信号
を生成することができ、また、可変周波数発振器を位相
同期ループ内からなくすことにより、個体のばらつき、
及び温度変化又は長時間使用に対して位相同期ループ特
性を安定化することができる。
【００４８】請求項２の発明によれば、ダイレクト・デ
ィジタルシンセサイザ部の出力信号をそのまま位相比較
手段に入力する比較信号とせず分周して比較信号とする
ことにより、基準信号に位相同期した複数の異なる分周
数倍の周波数の出力信号を得ることができる。
ィジタルシンセサイザ部の出力信号をそのまま位相比較
手段に入力する比較信号とせず分周して比較信号とする
ことにより、基準信号に位相同期した複数の異なる分周
数倍の周波数の出力信号を得ることができる。
【００４９】請求項３の発明によれば、基準信号をその
まま位相比較手段に入力せずに分周して位相比較手段に
入力することにより、基準信号の分周数分の１倍の周波
数に位相同期した出力信号を得ることができる。
まま位相比較手段に入力せずに分周して位相比較手段に
入力することにより、基準信号の分周数分の１倍の周波
数に位相同期した出力信号を得ることができる。
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【図１】請求項１に係わる発明の実施例１を示す基本構
成ブロック図である。
成ブロック図である。
【図２】図１の細部構成ブロック図である。
【図３】請求項２に係わる発明の実施例２を示す基本構
成ブロック図である。
成ブロック図である。
【図４】図３の細部構成ブロック図である。
【図５】請求項３に係わる発明の実施例３を示す基本構
成ブロック図である。
成ブロック図である。
【図６】図５の細部構成ブロック図である。
【図７】請求項４に係わる発明の実施例４，５共通の基
本構成ブロック図である。
本構成ブロック図である。
【図８】請求項４に係わる発明の実施例４を示す細部構
成ブロック図である。
成ブロック図である。
【図９】請求項４に係わる発明の実施例５を示す細部構
成ブロック図である。
成ブロック図である。
【図１０】請求項５に係わる発明の実施例６を示す基本
構成ブロック図である。
構成ブロック図である。
【図１１】図１０の細部構成ブロック図である。
【図１２】請求項６に係わる発明の実施例７を示す基本
構成ブロック図である。
構成ブロック図である。
【図１３】図１２の細部構成ブロック図である。
【図１４】請求項７に係わる発明の実施例８を示す基本
構成ブロック図である。
構成ブロック図である。
【図１５】図１４の細部構成ブロック図である。
【図１６】請求項８に係わる発明の実施例９，１０共通
の基本構成ブロック図である。
の基本構成ブロック図である。
【図１７】請求項８に係わる発明の実施例９を示す細部
構成ブロック図である。
構成ブロック図である。
【図１８】請求項８に係わる発明の実施例１０を示す細
部構成ブロック図である。
部構成ブロック図である。
【図１９】図１，２の要部の信号波形図である。
【図２０】図３，４の要部の信号波形図である。
【図２１】図５，６の要部の信号波形図である。
【図２２】図１０，１１の要部の信号波形図である。
【図２３】従来の周波数シンセサイザを示す基本構成ブ
ロック図である。
ロック図である。
１ 位相比較手段 ２ ループフィルタ １１ 位相アキュムレータ １２ ルックアップテーブル １３ 比較信号生成手段 １４ 分周器 １５ 分周器 ２２ ダイレクト・ディジタルシンセサイザ部 ３１ 位相の増分補正手段 ３２ クロック発振器 ４１ 分周器 ４２ アナログＰＤ ４３ アナログＬＰＦ ４４ Ａ／Ｄ ４５ 乗算器 ４６ 加算器 ４７ ＣＰＵ ４８ アキュムレータ ４９ メモリ ５０ Ｄ／Ａ ５１ 発振器 ５２ フィルタ ５３ アナログ／ＴＴＬレベルコンバータ ５４ 分周器 ５５ ディジタルＬＰＦ ５６ ディジタルＰＤ Ａ，Ｊ 基準信号 Ｂ 比較信号 Ｃ 位相誤差情報 Ｄ ループ制御情報 Ｅ ゲイン情報 Ｆ オフセット情報 Ｇ 位相の増分値 Ｈ 位相 Ｉ 出力信号 Ｋ ゲイン・オフセット情報
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/099 - 7/197 H03B 28/00
Claims (3)
- 【請求項１】 （ａ）基準信号と比較信号との位相差を
検出し、位相誤差の符号と大きさを有する位相誤差情報
を出力する位相比較手段と、 （ｂ）上記位相誤差情報に応じて、位相同期ループを制
御する符号と大きさを有するループ制御情報を生成する
ループフィルタと、 （ｃ）上記ループ制御情報にゲイン値を与えて位相の増
分値を出力する位相の増分補正手段と、 （ｄ）上記位相の増分補正手段が出力する位相の増分値
を上記位相同期ループ外部からのクロックを用いて加算
して位相を算出し、上記比較信号を生成するダイレクト
・ディジタルシンセサイザ部とを備えたことを特徴とす
る周波数シンセサイザ。 - 【請求項２】 上記ダイレクト・ディジタルシンセサイ
ザ部にて生成した上記比較信号を分周し、上記位相比較
手段に入力したことを特徴とする請求項１に記載した周
波数シンセサイザ。 - 【請求項３】 上記基準信号を分周し、上記位相比較手
段に入力したことを特徴とする請求項１又は請求項２に
記載した周波数シンセサイザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335989A JP2806239B2 (ja) | 1993-12-28 | 1993-12-28 | 周波数シンセサイザ |
| US08/334,239 US5539346A (en) | 1993-12-28 | 1994-11-04 | Frequency synthesizer having DDS in place of VCO |
| EP94120465A EP0661815A1 (en) | 1993-12-28 | 1994-12-22 | Frequency Synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335989A JP2806239B2 (ja) | 1993-12-28 | 1993-12-28 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202692A JPH07202692A (ja) | 1995-08-04 |
| JP2806239B2 true JP2806239B2 (ja) | 1998-09-30 |
Family
ID=18294552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335989A Expired - Fee Related JP2806239B2 (ja) | 1993-12-28 | 1993-12-28 | 周波数シンセサイザ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5539346A (ja) |
| EP (1) | EP0661815A1 (ja) |
| JP (1) | JP2806239B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6161420A (en) * | 1997-11-12 | 2000-12-19 | Fisher Controls International, Inc. | High frequency measuring circuit |
| EP1037058B1 (de) | 1999-03-18 | 2005-02-02 | Nanosurf AG | Elektronische Frequenzmesseinrichtung und ihre Verwendung |
| US6434707B1 (en) | 1999-06-07 | 2002-08-13 | Motorola, Inc. | Low phase jitter clock signal generation circuit |
| GB2353154A (en) * | 1999-08-10 | 2001-02-14 | Lucent Technologies Inc | Phase-locked loop circuit adapted to perate both as a digital modulator and as a frequency synthesizer at the same time |
| JP4656836B2 (ja) * | 2003-12-19 | 2011-03-23 | パナソニック株式会社 | 同期クロック生成装置及び同期クロック生成方法 |
| US7436920B2 (en) * | 2004-06-17 | 2008-10-14 | Matisse Networks | Burst mode receiver based on charge pump PLL with idle-time loop stabilizer |
| JP2006255506A (ja) | 2005-03-15 | 2006-09-28 | Fujitsu Ltd | 発振器 |
| DE102005049578A1 (de) | 2005-10-17 | 2007-04-19 | Rohde & Schwarz Gmbh & Co. Kg | Signalgenerator mit direkt ausleitbarer DDS-Signalquelle |
| CN1968019A (zh) * | 2005-11-16 | 2007-05-23 | 弥亚微电子（上海）有限公司 | 一种用于市电精确检测的全数字锁相环路 |
| JP2007243783A (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Ltd | 位相同期回路 |
| JP4231532B2 (ja) * | 2006-06-29 | 2009-03-04 | 日本電波工業株式会社 | 周波数シンセサイザ |
| US20090003501A1 (en) * | 2007-06-29 | 2009-01-01 | Gunter Steinbach | Offset Error Mitigation in a Phase-Locked Loop Circuit with a Digital Loop Filter |
| JP2009153009A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | クロック発生回路 |
| JP4787870B2 (ja) * | 2008-10-02 | 2011-10-05 | 日本電波工業株式会社 | 周波数シンセサイザ |
| WO2013094459A1 (ja) * | 2011-12-19 | 2013-06-27 | 古野電気株式会社 | ダイレクトデジタルシンセサイザ、基準周波数発生装置、及び正弦波出力方法 |
| US9083350B1 (en) * | 2013-02-12 | 2015-07-14 | Aethercomm, Inc. | Method and apparatus for a digital non-linear loop control circuit |
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| JPS5395560A (en) * | 1977-02-01 | 1978-08-21 | Toshiba Corp | Voltage controlled oscillator of digital type |
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| US4577163A (en) * | 1984-07-09 | 1986-03-18 | Honeywell Inc. | Digital phase locked loop |
| JP2601801B2 (ja) * | 1986-07-07 | 1997-04-16 | 株式会社東芝 | 位相同期回路 |
| GB8701573D0 (en) * | 1987-01-24 | 1987-02-25 | Emi Plc Thorn | Phase-locked loops |
| JPS63311822A (ja) * | 1987-06-12 | 1988-12-20 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
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| US4965533A (en) * | 1989-08-31 | 1990-10-23 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer |
| US5184092A (en) * | 1990-12-26 | 1993-02-02 | Hughes Aircraft Company | Phase-locked loop frequency tracking device including a direct digital synthesizer |
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-
1993
- 1993-12-28 JP JP5335989A patent/JP2806239B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-04 US US08/334,239 patent/US5539346A/en not_active Expired - Fee Related
- 1994-12-22 EP EP94120465A patent/EP0661815A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661815A1 (en) | 1995-07-05 |
| JPH07202692A (ja) | 1995-08-04 |
| US5539346A (en) | 1996-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |