JP3747480B2 - 周波数シンセサイザ - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は位相同期ループ（ＰＬＬ）に関し、特に電圧制御発振器としてディジタル型ＰＬＬにおける周波数シンセサイザに関する。
【０００２】
【従来の技術】
図１は一般的なＰＬＬの構成を示す図である。ＰＬＬは周波数ＮＦをＮ分周器１２に供給する電圧制御発振器（ＶＣＯ）１０を含む。位相比較器１４には分周器１２からの出力周波数Ｆと基準周波数Ｆref が入力される。位相比較器１４はフィルタ１６へ位相エラー信号ｅを供給し、フィルタ１６の出力ｃは電圧制御発振器１０を制御する。信号Ｆの位相と周波数は基準信号Ｆref に同期される。共通な応用において、テレビの水平走査を例とすると、走査周波数Ｆはほぼ１５ｋＨｚであり、周波数ＮＦはほぼ１２ＭＨｚ（Ｎ＝７６８）であり、かつフィルタ１６はカットオフ周波数が数百ヘルツである低域フィルタである。
実際に、現在、ディジタル回路の形式でＰＬＬの全構成を実現する傾向がある。
【０００３】
これは、ＭＯＳ型又はＣＭＯＳ型の技術で標準なブロックを使用することを可能にすることにより、設計操作を簡易化し、素子をプログラム可能とし、そして集積するために困難である高い値のコンデンサの使用を避けられる。
【０００４】
図２はフィルタ１６がディジタルフィルタであり、ディジタル補正信号Ｃを供給するときの、ディジタルＶＣＯ１０の構成を示す図である。制御発振器のディジタル等価は周波数シンセサイザである。通常、信号ＮＦを発生するために、信号ＮＦの周波数より高い周波数を有するクロック信号Ｆｈがプログラマブル分周器１０−１によって分周される。分周器１０−１にはプログラム情報としてディジタル補正信号Ｃが供給される。合成される周波数ＮＦに関して周波数Ｆｈが高いほど合成される周波数の精度又は分解能が向上する。
【０００５】
テレビ水平走査システムにおいて、信号ＮＦはほぼ１２ＭＨｚである。共通技術をもって得られることができる高周波数Ｆｈは１００〜３００ＭＨｚの範囲内である。周波数Ｆｈは特に安定でなければならない。高い安定な周波数を得るための方法のひとつは、実際には補助アナログＰＬＬである周波数逓倍器を使用することである。アナログＰＬＬはプログラマブル分周器１０−１に、かつ分周器１０−３に周波数Ｆｈを供給する制御発振器１０−２を含む。位相比較器１０−４には分周器１０−３の出力とクォーツ発振器１０−５の出力が供給される。比較器１０−４の出力ｅ２は制御発振器１０−２に補正信号ｃ２を供給するフィルタ１０−６に供給される。
【０００６】
前述した周波数逓倍ＰＬＬは特に高い周波数で動作する。言い換えれば、ＰＬＬの構成に対して必要とされるコンデンサ、特にフィルタ１０−６のコンデンサは小さいサイズで集積可能なコンデンサである。クロック周波数Ｆｈは分周器１０−３の分周比によって乗算された発振器１０−５の周波数に等しい。発振器１０−５は、通常必要でないが完全には集積化されない。事実、この発振器の信号はディジタルＰＬＬを含む集積回路で大変頻繁に利用できる任意のクロック信号になる。所望の周波数Ｆｈは分周器１０−３の分周比を適切に選択することによって得られる。
【０００７】
もし良い分解能を有する周波数ＮＦを得ることを望むならば分周器１０−１の分周比Ｋは高くなければらず、又は代わりに周波数Ｆｈは周波数ＮＦよりかなり高くしなければならない。しかし、周波数Ｆｈは実際問題として数百ＭＨｚに限定されており、例えばテレビ水平走査ＰＬＬでのほぼ１２ＭＨｚの信号ＮＦを得るために、１８，又は１９の範囲の小さな分周比の使用に関係するように選択される２２０ＭＨｚに限定される。
【０００８】
図３は非整数である数によって高い周波数Ｆｈを分周することによる従来のディジタル周波数シンセサイザを示す図である。プログラムデータＣはデータＣのいくつかの高い重みのビットに対応する整数部分のＩｎｔ（Ｃ）＝Ｋと、データＣの低い重みのビットに対応する端数の部分Ｆｒａｃ（Ｃ）に分割される。整数部分Ｋは加算器２０の第１の入力に供給される。加算器２０は整数部分Ｋ、及び第２の加算器２４によって供給されるキャリービット値Ｃｏｕｔの和を通常のプログラマブル分周器２２に供給する。キャリービットＣｏｕｔは加算器２０の第２入力、又は加算器２０のキャリー入力に印加される。後者のとき、加算器２０の第２入力は０をうけとる。分周器２２はＫによって（又はＫに対応する比によって）高い周波数Ｆｈを分周することによって合成される信号ＮＦを供給する。
【０００９】
データＣの端数の部分Ｆｒａｃ（Ｃ）は加算器２４の第１の入力に供給される。レジスタ２５には加算器２４の出力が供給され、レジスタ２５の内容Ａは加算器２４の第２の入力に供給される。レジスタ２５は信号ＮＦのレートでイネーブルされる。加算器２４とレジスタ２５は参照番号２６で示すいわゆる「アキュムレータ」を構成する。
【００１０】
はじめに、アキュムレータ２６（レジスタ２５の内容Ａ）が“０”である。レジスタ２５には信号ＮＦのレートで内容Ａと端数の部分Ｆｒａｃ（Ｃ）の和が供給される。連続する端数の部分の和が分周比Ｋの１単位に対応する値に達するとオーバフローできるようにアキュムレータ２６は設計されている。アキュムレータがオーバフローする時、プログラマブル分周器に供給される値Ｋは信号ＮＦの１つのサイクル中でのみ１だけ増加する。
【００１１】
このような構成を用いて、高い周波数Ｆｈはある時はＫによって分周され、ある時はＫ＋１によって分周され、Ｋ＋１で分周される回数とＫで分周される回数の比はデータＣの端数部に等しい。従って、合成信号ＮＦの平均周波数は所定の端数の数によって分周された周波数Ｆｈに等しい。
【００１２】
ディジタルＰＬＬでの図３のシンセサイザの使用はＰＬＬによって生じる信号Ｆの周波数にとって良い精度を供給する。その理由は、信号Ｆを得るために、信号ＮＦとその周波数誤差は、分周器１２により高い数（テレビの水平走査の例ではほぼ７６８）によって割算されるからである。
【００１３】
【発明が解決しようとする課題】
しかし、ＰＬＬによって生じる周波数Ｆには高い周波数Ｆｈの周期に等しいジッタが現れる。いくつかの応用において、例えばテレビの水平走査でこのジッタは最大２２０ＭＨｚの周波数Ｆｈを有する走査上で見ることはできない。一方、ＰＬＬが高い走査周波数を有するモニタで使用されるならばジッタは見える。
【００１４】
従って、本発明の目的はＰＬＬによって生じる信号のジッタを少なくすることができる、ディジタルＰＬＬで使用される周波数シンセサイザを提供することである。
【００１５】
この目的を達成するために、本発明は図３に示すようなアキュムレータを含むシンセサイザを使用する。クロック周波数Ｆｈから、ｎ個の信号が合成される信号ＮＦの周波数で信号ＮＦの位相として生成される。位相はｎによって分周されるクロック信号Ｆｈ周期だけ先行のものに関して遅延される。ｎウィンドウを含む比較器はアキュムレータから内容Ａが供給され、出力信号ＮＦとして、アキュムレータの内容を含むウィンドウのランクに対応するランクの位相を出力信号ＮＦとして選択する。
【００１６】
【課題を解決するための手段】
本発明は、ディジタルデータ（Ｃ）によりプログラム可能な分周器（２２）に高速クロック信号（Ｆｈ）を供給する発振器（１０−２）をふくみ、該ディジタルデータの上位ビット（Ｋ）は前記プログラム可能な分周器に送られ、下位ビットはアキュムレータ（２６）に送られ、該アキュムレータは該アキュムレータがオーバフローしたとき前記プログラム可能な分周器と共同してその分周ランクを１単位だけ増加させ、合成信号（ＮＦ）の、増加する遅延のｎ位相（ＮＦ１−ＮＦｎ）、ｎは２より大、を生成する生成器（２７）と、前記アキュムレータの内容（Ａ）をｎレンジの増加する値と比較する比較手段（２９）と、前記アキュムレータの内容に対応して、前記レンジのランクに対応するランクをもつ位相を合成信号として選択する手段（２８）を有する、合成信号（ＮＦ）を提供する周波数シンセサイザ、を提供する。
【００１７】
本発明の実施例によると、同じ周波数で、クロック周期の１／ｎだけ先行の位相より遅延した奇数ｎのｎ個のクロック位相を提供する発振器（１０−２）を有し、合成信号の位相は対応するクロック位相により得られる。
【００１８】
本発明の実施例によると、ひとつのクロック位相（Ｆｈ１）が前記プログラム可能な分周器に提供され、該分周器が合成信号の初期位相（ＮＦ０）を提供し、合成信号の他の位相は合成信号の初期位相を他のクロック位相と各々同期させることにより得られ、合成信号のひとつの位相が前記比較手段（２９）により制御される選択手段（２８）を介して合成信号として選択される。
【００１９】
本発明の実施例によると、合成信号の位相（ＮＦ１，ＮＦ２，ＮＦ３）が、前記分周器（２２）の出力側で直列に接続され前記クロック位相（Ｆｈ１，Ｆｈ２，Ｆｈ３）によりインターリーブモードでイネーブルされるフリップフロップ（３０，３２，３４）を介して得られる。
【００２０】
本発明の実施例によると、前記フリップフロップは、ランクｉのフリップフロップ（Ｄｉ）がランクｎ＋２−ｉ（モジュロｎ）のクロック位相でイネーブルされ、合成信号のランクｎ−ｉ（モジュロｎ）の位相（ＮＦｎ−ｉ）をｎ−ｉ−１クロックサイクルの遅延回路を介して提供する。
【００２１】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図４には、本質的に図３に示すようなアキュムレーションシンセサイザを含む本発明に係る周波数シンセサイザが示されている。シンセサイザに供給するためのクロック周波数Ｆｈは図２に示すような補助ＰＬＬによって発生される。図において、同じ参照符号は同じ構成要素を示す。
【００２２】
本発明において、位相生成器２７には分周器２２の出力が供給される。生成器２７はマルチプレクサ２８にｎ個の信号ＮＦ１，ＮＦ２，・・・，ＮＦｎを出力する。信号ＮＦ１〜ＮＦｎは合成される信号ＮＦの周波数であり、クロック信号Ｆｈの周期の１／ｎだけ先行のものに関して遅延される。生成器２７は信号ＮＦのｎ位相を供給するものである。当業者であれば多種の方法で例えば遅延回路を用いて先行する位相に関して１位相遅延することによってこれらの位相を得ることができる。一例として以下に詳細に説明する。
【００２３】
所望の信号ＮＦに対して合成された信号ＮＦの位相エラーを示すアキュムレータ２６の内容Ａはｎ個のウィンドウ比較器２９によって使用され、アクティブエッジの位相（例えば立ち上がりエッジ）が信号ＮＦの所望の立ち上がりエッジに対してもっとも接近するように、位相の中から選ばれる。比較器２９にはアキュムレータ２６の内容Ａと、ｎ個のウィンドウ（Ａｍａｘはアキュムレータの最大内容を示す）の中間リミットを定義する値Ａｍａｘ／ｎ、２Ａｍａｘ／ｎ、・・・、（ｎ−１）Ａｍａｘ／ｎが供給される。値Ａがランクｉ（値（ｉ−１）Ａｍａｘ／ｎとｉＡｍａｘ／ｎによって表される）のウィンドウ内にあるときは、マルチプレクサ２８は位相ＮＦｉを選ぶように制御される。
【００２４】
この構成を用いて、シンセサイザを構成するＰＬＬによって生じる信号Ｆのジッタはｎによって分割される。
【００２５】
図５は本発明に係る周波数シンセサイザの一実施例を示す図である。図５の説明は本発明に係るように使用される信号の多種の位相の信号波形を示す図６を参照することによってより一層理解できるであろう。
【００２６】
図５において、クロック周波数Ｆｈでのｎ＝３のクロック信号（Ｆｈ１，Ｆｈ２，Ｆｈ３）を供給する制御発振器１０−２が使用される。クロック位相として参照されるクロック信号は、クロック周期の１／３だけ先行のものに関して遅延される。例えば、制御発振器１０−２は３つのインバータを含むリング発振器であり電力供給電流が前述した制御信号ｃ２によってセットされる。これらのインバータの出力に、各々のクロック位相Ｆｈ１，Ｆｈ２，Ｆｈ３が引き出される。位相Ｆｈ１は図３のシンセサイザの分周器２２に供給される。合成される信号ＮＦの位相ＮＦ１，ＮＦ２，ＮＦ３を得ることが望まれ、位相ＮＦ２及びＮＦ３はクロック信号Ｆｈの周期の各々に１／３及び２／３だけ位相ＮＦ１に関して遅延される。
【００２７】
示された実施例において、分周器２２の出力は信号ＮＦの中間の位相ＮＦ０を得るためにフリップフロップ３０を介して位相Ｆｈ１に同期される。位相ＮＦ０は位相ＮＦ１を得るためにフリップフロップ３２を介して位相Ｆｈ３に同期される。位相ＮＦ１は位相ＮＦ３を得るためにフリップフロップ３４を介して位相Ｆｈ２に同期される。位相ＮＦ２はフリップフロップ３６を介して位相Ｆｈ１の１周期だけ位相ＮＦ０を遅延することによって得られる。
【００２８】
スイッチＳ１−Ｓ３によって形成されるマルチプレクサ２８はシンセサイザされた信号ＮＦとして位相ＮＦ１−ＮＦ３の中から適切な位相を供給する。スイッチＳ１−Ｓ３は後述のウィンドウ比較器２９によって制御される。
【００２９】
第１の簡単な比較器３８には入力ａにアキュムレータ２６に含むことができる最大値Ａｍａｘの１／３が供給される。入力ｂにはアキュムレータの内容Ａが供給される。スイッチＳ１は比較器３８の出力Ａ１によって制御される。出力Ａ１はアキュムレータ２６の内容Ａが最大値の１／３より小さいときに活性である。
【００３０】
第２の簡単な比較器４０入力ａには最大値Ａｍａｘの２／３が供給され、アキュムレータ２６の内容Ａが入力ｂに供給される。スイッチＳ３は比較器４０の出力Ａ３によって制御される。出力Ａ３はアキュムレータの内容Ａが最大値の２／３より大きいときに活性である。スイッチＳ２は信号Ａ１及びＡ３が供給されるＮＯＲゲート４２の出力Ａ２によって制御される。信号Ａ２は信号Ａ１及びＡ３が両者不活性のとき活性で、アキュムレータ２６の内容Ａが最大値Ａｍａｘの１／３及び２／３の間のときの場合である。構成要素３８−４２は同じ幅を有する３つのウィンドウを有する比較器を構成する。
【００３１】
信号ＮＦの最後の位相（ＮＦ３）の補数によってイネーブルされるレジスタ４４は、位相ＮＦ１−ＮＦ３が全て“０”となるとき、位相ＮＦ３の立ち下がりエッジの後スイッチＳ１−Ｓ３に状態Ａ１−Ａ３を伝送する。これはスイッチングの速度に関連する問題点を避けるものである。スイッチングは位相ＮＦ３の立ち下がりエッジと位相ＮＦ１の次の立ち上がりエッジとの間からなる時間の大きなレンジ内の任意の時間で生じることができる。もし、スイッチＳ１−Ｓ３が位相ＮＦ３の立ち下がりエッジより前で切り替わるならば、信号ＮＦはスイッチングタイムと新たに選択される位相ＮＦ２又はＮＦ３の立ち上がりエッジの間の０交叉を不必要に通り過ぎるという危険がある。もしスイッチングが合成信号ＮＦの所定の数のサイクルだけ遅延されるのであれば、信号Ａ１−Ａ３は同様に信号ＮＦによってイネーブルされるフリップフロップによって遅延される。
【００３２】
図７はアキュムレータ２６の内容Ａの変化を示し、図４のシンセサイザで得られる対応する変化、そして合成信号ＮＦの位相エラーｅ（ＮＦ）の変化を示している。はじめに、定常状態で、レジスタ２５は“０”で、分周器２２の分周ランクはＫである。そして、信号ＮＦに選択された位相はＮＦ１である。信号ＮＦの各サイクルで、レジスタ２５の内容Ａは歩進し、これは合成信号ＮＦと所望の信号ＮＦの間の位相エラーｅ（ＮＦ）（位相前進）が増加するという事実に対応する。実際、所望の分周比はＫ及びＫ＋１の範囲で構成され、一方、使用される分周比はＫである。
【００３３】
レジスタ２５の内容Ａが最大値の１／３に達すると、次の位相ＮＦ２が信号ＮＦとして選択される。このスイッチングの瞬間に、位相エラーｅ（ＮＦ）は補償されるが再び増加する。レジスタ２５の内容Ａが最大値の２／３に達すると、位相ＮＦ３が信号ＮＦとして選択される。このスイッチングの瞬間に、位相エラーｅ（ＮＦ）は補償されるが再び増加し始める。位相エラーｅ（ＮＦ）は、レジスタ２５がオーバフローし、かつ分周器２２の分周比が信号ＮＦの１サイクル中でＫ＋１となるときまで増加する。そして、位相ＮＦ１が再び選ばれ、かつ分周器２２の分周比が再びＫであるときサイクルは繰り返される。
【００３４】
従って、図５のシンセサイザは発振器１０−２によって供給されるクロック位相の数と同じ数の連続するステップによって所望の位相を有する合成信号ＮＦの位相を調整し、これにより、クロック位相１０−２の数だけ位相エラーを分割する。従って、本発明に係るシンセサイザを構成するＰＬＬによって生じる信号Ｆのジッタはクロック位相の数によって分割される。
【００３５】
図５において、フリップフロップ３０−３４は直列に接続されるが「インターリーブ」モードも可能で、例えばクロック位相Ｆｈ３によってイネーブルされるフリップフロップには位相Ｆｈ１（位相Ｆｈ２の代わりに）によってイネーブルされるフリップフロップの出力が供給される。従って、フリップフロップのイネーブルが先行のフリップフロップのイネーブルのクロック周期Ｆｈの２／３で生じるようにフリップフロップが接続される。もしフリップフロップが非インターリーブされる方法で接続されるならば、現在のフリップフロップは先行のフリップフロップの後周期の１／３でイネーブルされ、現在のフリップフロップがイネーブルされた時に、動作の高い周波数によって、先行のフリップフロップの出力は最終の値に達する時間を有していない。もちろん、もし動作周波数が十分に低いならばフリップフロップは非インターリーブモードで接続される。
【００３６】
もしプログラマブル分周器２２が各位相Ｆｈ１−Ｆｈ３に対して使用されるならばフリップフロップ３０−３６は省くことができる。しかし、そのような提案は大きなシリコン表面積を占めることとなる。
【００３７】
図８はインターリーブのフリップフロップの構成を示し、増加する位相シフトのｎクロック位相Ｆｈ１−Ｆｈｎから合成信号のｎ位相ＮＦ１−ＮＦｎを得るためのものである。分周器２２の出力で、ｎフリップフロップＤ１−Ｄｎは直列に配置される。
【００３８】
フリップフロップＤ１には分周器２２の出力が供給され、ｎ−２フリップフロップＴ１によるｎ−２クロックサイクルだけ遅延された合成信号の位相ＮＦｎ−１を出力する。フリップフロップＤ１及びＴ１はクロック位相Ｆｈ１によってイネーブルされる。
【００３９】
フリップフロップＤｉにはフリップフロップＤｉ−１の出力が供給され、クロック位相Ｆｈ_{ｎ＋２−ｉ}によってイネーブルされる。フリップフロップＤｉの出力は合成信号の位相ＮＦｎ−ｉを提供する前にｎ−ｉ−１フリップフロップＴｉによりｎ−ｉ−１クロックサイクルだけ遅延される。フリップフロップＴｉはクロック位相Ｆｈ_{ｎ＋２−ｉ}によってイネーブルされる。フリップフロップＤｎ−１とＤｎ（ｎ−ｉ−１≦０）には遅延は提供されない。値ｎ＋２−ｉ及びｎ−ｉは１とｎの間である（それらはモジュロｎで定義される）。
【００４０】
この構成を用いて、フリップフロップは先行のクロック周期の後１−１／ｎクロック周期イネーブルされる。これにより、数ｎが大きくても、フリップフロップに対してスイッチングのための十分な時間を残す。
【００４１】
もちろん、当業者であれば多種のインターリーブの構成をなすことができるが、効果は少ないであろう。
【００４２】
本発明の一実施例から多種の変形、修飾及び改良は当業者であれば簡単に想到し得る。そのような変形、修飾及び改良は明細書の一部として意図されたものであり、本発明の技術思想の範囲である。言い換えれば、上述の説明は一例に過ぎず、これに限定されるものではない。本発明は特許請求の範囲の記載及び均等にのみ限定されるものである。
【図面の簡単な説明】
【図１】 従来のＰＬＬの構成を示す図である。
【図２】 図１のＰＬＬの制御発振器のディジタル使用に係る周波数シンセサイザの一例を示す図である。
【図３】 端数による分周を実行する周波数シンセサイザの一例を示す図である。
【図４】 本発明に周波数シンセサイザの一実施例を示す図である。
【図５】 本発明に周波数シンセサイザの別の実施例を示す図である。
【図６】 図４の周波数シンセサイザで使用される多種の信号波形を示す図である。
【図７】 本発明に係る周波数シンセサイザをＰＬＬで使用することによって得られる多種の位相エラーを示す図である。
【図８】 周波数シンセサイザの出力信号を形成しようとするｎ信号を得るためのフリップフロップのインターリーブの構成を示す図である。
【符号の説明】
２２ 分周器
２０，２４ 加算器
２５ レジスタ
２６ アキュムレータ
２７ 位相生成器
２８ マルチプレクサ
２９ 比較器

Claims (5)

1. ディジタルデータ（Ｃ）によりプログラム可能な分周器（２２）に高速クロック信号（Ｆｈ）を供給する発振器（１０−２）をふくみ、該ディジタルデータの上位ビット（Ｋ）は前記プログラム可能な分周器に送られ、下位ビットはアキュムレータ（２６）に送られ、該アキュムレータは該アキュムレータがオーバフローしたとき前記プログラム可能な分周器と共同してその分周比を１単位だけ増加させ、
   合成信号（ＮＦ）の、順に遅延が増加するｎ個の位相信号（ＮＦ１−ＮＦｎ）、ｎは２より大、を生成する前記分周器の出力に接続される生成器（２７）と、
   前記アキュムレータの内容（Ａ）を順に増加するｎ個のウィンドウと比較する比較手段（２９）と、
   前記アキュムレータの内容に対応して、前記ウィンドウのランクに対応するランクをもつ位相信号を合成信号として選択する手段（２８）を有する、合成信号（ＮＦ）を提供する周波数シンセサイザ。
2. 同じ周波数で、クロック周期の１／ｎだけ先行の位相より遅延した奇数ｎのｎ個のクロック位相信号を提供する発振器（１０−２）を有し、合成信号の位相信号は対応するクロック位相信号により得られる、請求項１記載の周波数シンセサイザ。
3. ひとつのクロック位相信号（Ｆｈ１）が前記プログラム可能な分周器に提供され、該分周器が合成信号の初期位相信号（ＮＦ０）を提供し、合成信号の他の位相信号は合成信号の初期位相を他のクロック位相と各々同期させることにより得られ、合成信号のひとつの位相信号が前記比較手段（２９）により制御される選択手段（２８）を介して合成信号として選択される、請求項２記載の周波数シンセサイザ。
4. 合成信号の位相信号（ＮＦ１，ＮＦ２，ＮＦ３）が、前記分周器（２２）の出力側で直列に接続され前記クロック位相信号（Ｆｈ１，Ｆｈ２，Ｆｈ３）によりインターリーブモードでイネーブルされるフリップフロップ（３０，３２，３４）を介して得られる、請求項３記載の周波数シンセサイザ。
5. 前記フリップフロップは、ランクｉのフリップフロップ（Ｄｉ）がランクｎ＋２−ｉ（モジュロｎ）のクロック位相信号でイネーブルされ、合成信号のランクｎ−ｉ（モジュロｎ）の位相信号（ＮＦｎ−ｉ）をｎ−ｉ−１クロックサイクルの遅延回路（Ｔｉ）を介して提供する、請求項４記載の周波数シンセサイザ。

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